JPS60119742A - 半導体装置ならびにその製造方法 - Google Patents
半導体装置ならびにその製造方法Info
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- JPS60119742A JPS60119742A JP22680883A JP22680883A JPS60119742A JP S60119742 A JPS60119742 A JP S60119742A JP 22680883 A JP22680883 A JP 22680883A JP 22680883 A JP22680883 A JP 22680883A JP S60119742 A JPS60119742 A JP S60119742A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、低浮遊容量、高集積化等を達成しうる完全に
絶縁分離された半導体素子を有する半導体装置ならびに
その製造方法に関する。
絶縁分離された半導体素子を有する半導体装置ならびに
その製造方法に関する。
［背景技術］
半導体素子を絶縁分離するために、アイソプレーナ法あ
るいはロコス法による選択酸化層の形成が一般に広く用
いられている。しかし、この方法によると、選択酸化層
の端にバーズヘラ１〜あるいはバーズビークができ、素
子形成１１、ｒの配線断線の原因となるとともに、素子
の高ニ１ｓ積化の障害ともなっていた。さらに、この方
法によって形成さＡしる半導体素子は他の素子に刻して
完全に分離されているものではなく、浮遊容量の低減が
望まれていた。
るいはロコス法による選択酸化層の形成が一般に広く用
いられている。しかし、この方法によると、選択酸化層
の端にバーズヘラ１〜あるいはバーズビークができ、素
子形成１１、ｒの配線断線の原因となるとともに、素子
の高ニ１ｓ積化の障害ともなっていた。さらに、この方
法によって形成さＡしる半導体素子は他の素子に刻して
完全に分離されているものではなく、浮遊容量の低減が
望まれていた。
このため、たとえば、以下に示すような半心体装置が提
案されているが、いずれも完全に満足するものではない
。
案されているが、いずれも完全に満足するものではない
。
第１の例としては、特公昭第５１−４５４３６号公報に
開示されているモス（ＭＯＳ）型半導体装置がある。
開示されているモス（ＭＯＳ）型半導体装置がある。
第１図に示す断面構造を参照してこの種ＭＯ３型半導体
装置の製造方法を説明する。比較的高い比抵抗の第１導
電型の基板ＩＪ−の表面に比較的厚い（１〜３ μｍ）
Ｓ ｉ０２膜１２を設け、ＭＯ８型半導体装置を形成す
べき位置の５ｉ０２膜を除去した後、この部分に第１導
電型の選択エピタキシャル層１．３をその上面が５ｉ０
２膜１２の上面とほぼ一致する高さに形成し、上記エピ
タキシャル層１３の中にＭＯ３型半導体装置を形成して
いる。
装置の製造方法を説明する。比較的高い比抵抗の第１導
電型の基板ＩＪ−の表面に比較的厚い（１〜３ μｍ）
Ｓ ｉ０２膜１２を設け、ＭＯ８型半導体装置を形成す
べき位置の５ｉ０２膜を除去した後、この部分に第１導
電型の選択エピタキシャル層１．３をその上面が５ｉ０
２膜１２の上面とほぼ一致する高さに形成し、上記エピ
タキシャル層１３の中にＭＯ３型半導体装置を形成して
いる。
図中符号１４ならびに１５は、第１導電型の選択エピタ
キシャル層１３の中に拡散によって設けられた。各々第
２導電型のソースならびにドレインを示す。符号１６は
ゲート酸化膜、符号１７，１８ならびに１９は、各々、
ソース電極、グー１〜電極ならびにトレイン電極を示す
。図中点線で示された上部の５ｉ０２膜１２は、ゲート
絶縁膜１６を形成する際に新たに形成されたＳｉＯ２膜
である。この種半導体装置においては、平坦化の点では
改善されているが、ソースならびにトレインの基板間容
量が存在し高速化の妨げとなっている。
キシャル層１３の中に拡散によって設けられた。各々第
２導電型のソースならびにドレインを示す。符号１６は
ゲート酸化膜、符号１７，１８ならびに１９は、各々、
ソース電極、グー１〜電極ならびにトレイン電極を示す
。図中点線で示された上部の５ｉ０２膜１２は、ゲート
絶縁膜１６を形成する際に新たに形成されたＳｉＯ２膜
である。この種半導体装置においては、平坦化の点では
改善されているが、ソースならびにトレインの基板間容
量が存在し高速化の妨げとなっている。
また、第２の例としては、ロ経エレク１〜ロニクスＮα
２１７．Ｐ、１１０．１９７９年に発表されている５Ｏ
Ｓ（Ｓｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ）を利用
したＭＯ３型半導体装置がある。第２図に示す断面構造
を参照してこの種ＭＯ３型半導体装置の製造方法を説明
すれば、サファイア基板２１上にシリコンのエピタキシ
ャル層２３を設け、この上にＭＯ８型半導体装置を形成
して基板間容量を低減している。図中符号２２はエピタ
キシャル層の一部をエツチングして残ったシリコンを酸
化して形成した５ｉ０２膜である。符号２４ならびに２
５は、第１導電型のエピタキシャル層２３の中に拡散に
よって設けられた、各々、第２導電型のソースならびに
トレインを示す。符号２６はグー１−酸化膜、符号２７
゜２８ならびに２９は、各々、ソース電極、グー１〜電
極、ならびにドレイン電極を示す。この種ＭＯ８型半導
体装Ｗへこおいてはサファイアとシ菖ノコンの格子定数
が異なるため、基板間の容量番よ無視できるが、エピタ
キシャル層の結晶性が悪く、ノ（イボーラ型半導体装置
には不適である。
２１７．Ｐ、１１０．１９７９年に発表されている５Ｏ
Ｓ（Ｓｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ）を利用
したＭＯ３型半導体装置がある。第２図に示す断面構造
を参照してこの種ＭＯ３型半導体装置の製造方法を説明
すれば、サファイア基板２１上にシリコンのエピタキシ
ャル層２３を設け、この上にＭＯ８型半導体装置を形成
して基板間容量を低減している。図中符号２２はエピタ
キシャル層の一部をエツチングして残ったシリコンを酸
化して形成した５ｉ０２膜である。符号２４ならびに２
５は、第１導電型のエピタキシャル層２３の中に拡散に
よって設けられた、各々、第２導電型のソースならびに
トレインを示す。符号２６はグー１−酸化膜、符号２７
゜２８ならびに２９は、各々、ソース電極、グー１〜電
極、ならびにドレイン電極を示す。この種ＭＯ８型半導
体装Ｗへこおいてはサファイアとシ菖ノコンの格子定数
が異なるため、基板間の容量番よ無視できるが、エピタ
キシャル層の結晶性が悪く、ノ（イボーラ型半導体装置
には不適である。
［発明の目め］
本発明の目的は、完全に他の半導体素子力１ら絶縁分離
された半導体素子を可能とした半導体装置ならびにその
製造方法を提供することにある。
された半導体素子を可能とした半導体装置ならびにその
製造方法を提供することにある。
本発明の前記ならびにそのほかのｌ」的と新規な特徴は
、本明細書の記述および添伺図面からあきらかになるで
牟ろう。
、本明細書の記述および添伺図面からあきらかになるで
牟ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板」−に形成した溝の底部に絶縁層
を形成し、側壁部を種結晶として溝内に単結晶を成長さ
せ、側壁部周囲に底部と連らなる分離用絶縁層を形成す
ることによって、溝内の単結晶中に形成される半導体素
子の活性領域を他の半導体素子から完全に分離すること
をＪ能としてし）る。
を形成し、側壁部を種結晶として溝内に単結晶を成長さ
せ、側壁部周囲に底部と連らなる分離用絶縁層を形成す
ることによって、溝内の単結晶中に形成される半導体素
子の活性領域を他の半導体素子から完全に分離すること
をＪ能としてし）る。
以下本発明の半導体装置ならびにその製造方（ｉ（の実
施例を第３図から第１４図を参照して説明１−る。
施例を第３図から第１４図を参照して説明１−る。
［実施例１］
第３図から第６図は本発明による半導体装置ならびにそ
の製造方法の一実施例を示す図である。
の製造方法の一実施例を示す図である。
第３図中符号３１はＰ−型Ｓ ｉ ＪＪ板を示し、その
（１００）面上に高温酸化法または化学蒸着（ＣＶ １
つ）法によりＳ ｉ Ｏ２膜（Ｓｉ３Ｎ４膜あるいはＳ
ｉＯ２とＳｉ３Ｎ４膜の複合膜でもよしＸ）３２を形−
成する。この膜３２にフオｉ−エツチングにより窓をあ
け、反応性イオンエツチング等によりＳ ｉ ＪＩ（板
３１に溝３３を形成する。この’ｒ：＋￥ ：３ ：、
Ｓに化学魚着法もしくは高温酸化法により５ｉＯｚｌｌ
臭（Ｓｉ：＋Ｎ４膜あるいは５ｉ０２と５ｉ３Ｎｎとの
複合１１体でもよい）を被着し、反応性イオンエツチン
グ等により溝３３の底部にのみ絶縁膜３４を形成する。
（１００）面上に高温酸化法または化学蒸着（ＣＶ １
つ）法によりＳ ｉ Ｏ２膜（Ｓｉ３Ｎ４膜あるいはＳ
ｉＯ２とＳｉ３Ｎ４膜の複合膜でもよしＸ）３２を形−
成する。この膜３２にフオｉ−エツチングにより窓をあ
け、反応性イオンエツチング等によりＳ ｉ ＪＩ（板
３１に溝３３を形成する。この’ｒ：＋￥ ：３ ：、
Ｓに化学魚着法もしくは高温酸化法により５ｉＯｚｌｌ
臭（Ｓｉ：＋Ｎ４膜あるいは５ｉ０２と５ｉ３Ｎｎとの
複合１１体でもよい）を被着し、反応性イオンエツチン
グ等により溝３３の底部にのみ絶縁膜３４を形成する。
なお、異方性のプラズマスパッタリングを用し）て底部
にのみ絶縁膜３４を形成することも可能である。
にのみ絶縁膜３４を形成することも可能である。
第４図において符号４１は、溝３３内に、溝の側壁部を
種結晶として成長させた選択エピタキシャル層を示す。
種結晶として成長させた選択エピタキシャル層を示す。
半導体素子の活性領域となるこの層は、化学蒸着法によ
り多結晶シリコンを溝：３３内に蒸着し、ビームアニー
ル等により単結晶化した層を用いてもよい。
り多結晶シリコンを溝：３３内に蒸着し、ビームアニー
ル等により単結晶化した層を用いてもよい。
第５図において符号５１は、第４図の全表面に化学蒸着
法により形成したＳ ｉ Ｏ７膜（さらにこの上にＳｉ
３Ｎ４膜を波箔してもよい）を爪牙。
法により形成したＳ ｉ Ｏ７膜（さらにこの上にＳｉ
３Ｎ４膜を波箔してもよい）を爪牙。
この膜は高温酸化法によりエピタキシャル層４Ｊの表面
にのみ形成してもよい。次に、表面の絶縁膜５１−でエ
ピタキシャル層４１１以外に窓を開け、反応性イＡンエ
ッチング等により基板３１−をエツチングする。この時
、エツチングの深さは、好ましくは、エピタキシャル層
４１ならびに１底部の絶縁膜３４よりも深くする。
にのみ形成してもよい。次に、表面の絶縁膜５１−でエ
ピタキシャル層４１１以外に窓を開け、反応性イＡンエ
ッチング等により基板３１−をエツチングする。この時
、エツチングの深さは、好ましくは、エピタキシャル層
４１ならびに１底部の絶縁膜３４よりも深くする。
第６図において符号６１は、素子分離のために化学蒸着
法により形成した分離用絶縁層（５１０２ｚＳｉ３Ｎ４
あるいは５ｉ０２と５ｉｌＮ４との複合層）を示す。分
離用絶縁層６１形成後、エピタキシャル層４１上の絶縁
Ｎ５１にフォ１−エツチングにより窓あけを行ない、不
純物拡散をし、ソース６２ならびにドレイン６３を形成
する。絶縁層５１−のうち残った部分はグー１−酸化膜
６４を形成する。最後に、ＡＱを全面に蒸着し、フカ１
〜エツチングにより上記ＡＱをソース電極６５、グー１
〜電極６６、ドレイン電極６７とする。
法により形成した分離用絶縁層（５１０２ｚＳｉ３Ｎ４
あるいは５ｉ０２と５ｉｌＮ４との複合層）を示す。分
離用絶縁層６１形成後、エピタキシャル層４１上の絶縁
Ｎ５１にフォ１−エツチングにより窓あけを行ない、不
純物拡散をし、ソース６２ならびにドレイン６３を形成
する。絶縁層５１−のうち残った部分はグー１−酸化膜
６４を形成する。最後に、ＡＱを全面に蒸着し、フカ１
〜エツチングにより上記ＡＱをソース電極６５、グー１
〜電極６６、ドレイン電極６７とする。
以上はＮチャネルＭＯ３型半導体装置に本発明を適用し
た実施例について説明したが、導電型を逆にすればＰチ
ャネルＭＯ３型半導体装置にも適用できる。
た実施例について説明したが、導電型を逆にすればＰチ
ャネルＭＯ３型半導体装置にも適用できる。
本発明のＭＯ３型半導体装置を従来の装置と比較すると
次のような利点がある。
次のような利点がある。
（１）表面がほとんど平坦であるため、配線の断線が生
じない。
じない。
（２）配線が厚い分離用絶縁膜上を走るので、寄生ＭＯ
３効果が少なく、配線容量が小さく、絶縁耐圧が向上す
る。従来の５ｉ０２膜は高温酸化法によって形成される
からその厚さには限度があり、高々２μｉｎ程度である
。これに反し、本発明の分離用絶縁膜としての５ｉ０２
膜を化学蒸着法によって形成することができ、また、そ
のＪｑさに対応するエピタキシャル層を得ることは容易
であるから、Ｓ ｉ Ｏ２膜の厚さを任意に大きくする
ことができる。
３効果が少なく、配線容量が小さく、絶縁耐圧が向上す
る。従来の５ｉ０２膜は高温酸化法によって形成される
からその厚さには限度があり、高々２μｉｎ程度である
。これに反し、本発明の分離用絶縁膜としての５ｉ０２
膜を化学蒸着法によって形成することができ、また、そ
のＪｑさに対応するエピタキシャル層を得ることは容易
であるから、Ｓ ｉ Ｏ２膜の厚さを任意に大きくする
ことができる。
（３）エピタキシャル層の抵抗率を任意に設定でき、か
つ、ソースならびにドレインの側面と底面が各々分離用
絶縁膜ならびに底部の絶縁膜によ−。
つ、ソースならびにドレインの側面と底面が各々分離用
絶縁膜ならびに底部の絶縁膜によ−。
で囲まれているため基板間容量を小さくできる。
（４）グー１−酸化膜をつける」二程がエピタキシャル
層」二の酸化膜形成によってなされているので、二に程
の簡素化を行うことができる。
層」二の酸化膜形成によってなされているので、二に程
の簡素化を行うことができる。
（５）エピタキシャル層の底面は溝底部の絶縁層と接し
ているため、結晶欠陥のゲッタリング作用が働き、エピ
タキシャル層には結晶欠陥ができにくい。
ているため、結晶欠陥のゲッタリング作用が働き、エピ
タキシャル層には結晶欠陥ができにくい。
［実施例２］
第７図から第１０図は本発明による半導体装首ならびに
その製造方法の他の実施例を示す図である。
その製造方法の他の実施例を示す図である。
第７図中性号７１は、第３図において説明した方法と同
様にして基板７０に溝を設け、その中に化学蒸着法によ
り形成したＳｉ’０２膜（Ｓｉ３Ｎ４膜あるいは５ｉ０
２とＳｉ３Ｎ４との複合膜でもよい）を示す。
様にして基板７０に溝を設け、その中に化学蒸着法によ
り形成したＳｉ’０２膜（Ｓｉ３Ｎ４膜あるいは５ｉ０
２とＳｉ３Ｎ４との複合膜でもよい）を示す。
第８図において符号８１ならびに８２は、上記溝内に形
成した絶縁層７１を反応性イオンエツチング等により一
部除去して形成された溝を示す。
成した絶縁層７１を反応性イオンエツチング等により一
部除去して形成された溝を示す。
これら溝８１ならびに８２は中間の絶縁層８：〜によっ
て分離されるとともに、底部は絶縁層８４ならびに８５
によって覆われている。
て分離されるとともに、底部は絶縁層８４ならびに８５
によって覆われている。
第９図において符号９１．≦〕２はｉＩ′４’の側１ｊ
、を部を種結晶として成長させた選択エピタキシャル層
である。半導体素子の活性領域を形成するこの層は、化
学蒸着法により多結晶シリコンをＲ’＋’ ８ ］ 、
８２内に蒸着し、ビームアニール等により＋１１．結
晶化した層でもよい。つぎに、これらの層のノ１方にイ
オンＪ′Ｊ込みなどにより不純物を拡散し、導電型の異
なる層を形成する。
、を部を種結晶として成長させた選択エピタキシャル層
である。半導体素子の活性領域を形成するこの層は、化
学蒸着法により多結晶シリコンをＲ’＋’ ８ ］ 、
８２内に蒸着し、ビームアニール等により＋１１．結
晶化した層でもよい。つぎに、これらの層のノ１方にイ
オンＪ′Ｊ込みなどにより不純物を拡散し、導電型の異
なる層を形成する。
第１０図において符号１０１は、エピタキシャル層９１
．９２上以外を反応性イオンエツチング等により基板表
面をエツチングし、素子分離のために化学蒸着法により
形成した分離用絶縁膜（ＳｉＣ２＋ ３１３ Ｎ４ある
いはＳ ｉ ０２ トＳ ｉ ３ Ｎ４との複合層）を
示す。分離用絶縁層１０１−形成後、エピタキシャル層
９１，９２１の絶縁１模（第９図においてエピタキシャ
ル層形成後被着された絶縁膜である）をフォトエツチン
グにより窓あけし、不純物拡散してソース１０２ならび
にトレインＪ−０３を形成する。最後に、ＡＱを全面に
蒸着し、フォトエツチングにより」ユ記ΔＱをソース電
極１０５、グー１−電極１０６、ドレイン電極１０７と
する。このようにして、ＮチャネルならびにＩ〕チャネ
ルＭＯ３型半導体装置を同一・基板上に作ることができ
、ＣＭ ＯＳ型半導体装置を実現できる。
．９２上以外を反応性イオンエツチング等により基板表
面をエツチングし、素子分離のために化学蒸着法により
形成した分離用絶縁膜（ＳｉＣ２＋ ３１３ Ｎ４ある
いはＳ ｉ ０２ トＳ ｉ ３ Ｎ４との複合層）を
示す。分離用絶縁層１０１−形成後、エピタキシャル層
９１，９２１の絶縁１模（第９図においてエピタキシャ
ル層形成後被着された絶縁膜である）をフォトエツチン
グにより窓あけし、不純物拡散してソース１０２ならび
にトレインＪ−０３を形成する。最後に、ＡＱを全面に
蒸着し、フォトエツチングにより」ユ記ΔＱをソース電
極１０５、グー１−電極１０６、ドレイン電極１０７と
する。このようにして、ＮチャネルならびにＩ〕チャネ
ルＭＯ３型半導体装置を同一・基板上に作ることができ
、ＣＭ ＯＳ型半導体装置を実現できる。
この実施例の利点は第１実施例のそれと同様である。
［実施例３コ
第１１図から第１４図は本発明による半導体装置ならび
にその製造方法のさらに池の実施例を小す図である。
にその製造方法のさらに池の実施例を小す図である。
第１１図において符号１１− ：ｉ、は、第：３図で説
明した方法と同様にして形成された基板１１Ｏ内の溝を
示す。符号１１−２は溝１−１１の底部の絶Ｍ 、）ｆ
４１を示す。
明した方法と同様にして形成された基板１１Ｏ内の溝を
示す。符号１１−２は溝１−１１の底部の絶Ｍ 、）ｆ
４１を示す。
第１２図において符号１２１は、溝１１１の側壁部を種
結晶として溝内に形成した崖導体素ｒ−の活性領域であ
る。この活性領域１２１−のうち点線より下側の領域は
、低い抵抗の領域（埋込み層領域）であって、化学蒸着
法により形成した多ム’ｉ ｌＩ、シリコンをビームア
ニール等によりｌｌｉ結晶化した層とすることができる
。そして、この層の上側には他の実施例と同様にエピタ
キシャル層を形成することができる。この後、エピタキ
シャルに１周囲の半導体基板１１−０を第５図で説明し
たのど同（４ｒ（の方法でエツチング除去して第ｔ、
Ｊ図に示す構造とする。
結晶として溝内に形成した崖導体素ｒ−の活性領域であ
る。この活性領域１２１−のうち点線より下側の領域は
、低い抵抗の領域（埋込み層領域）であって、化学蒸着
法により形成した多ム’ｉ ｌＩ、シリコンをビームア
ニール等によりｌｌｉ結晶化した層とすることができる
。そして、この層の上側には他の実施例と同様にエピタ
キシャル層を形成することができる。この後、エピタキ
シャルに１周囲の半導体基板１１−０を第５図で説明し
たのど同（４ｒ（の方法でエツチング除去して第ｔ、
Ｊ図に示す構造とする。
第１４図において符号１４１−は、素ｒ・分子ｔｌｌｃ
のために化学蒸着法により形成した分離用絶縁層（Ｓｉ
Ｏ２＋ Ｓ ！３ Ｎ４あるいはＳ ｉ Ｏ２とＳｉ３
Ｎ４との複合層）を示す。分離用絶縁層１４１形成後。
のために化学蒸着法により形成した分離用絶縁層（Ｓｉ
Ｏ２＋ Ｓ ！３ Ｎ４あるいはＳ ｉ Ｏ２とＳｉ３
Ｎ４との複合層）を示す。分離用絶縁層１４１形成後。
エピタキシャル層１２１−上の絶縁ＷＪ１３１．（第５
図に説明した方法と同様にして形成された絶縁＋１！′
ｊ ）にフォトエツチングにより窓あけし、不純物拡散
してエミッタ１４２、ベース１４３、コレクタ１４４を
形成する。最後に、ＡＱを全面に蒸着して、フォトエツ
チングにより上記ＡＱをエミッタ電極１４５、ベース電
極１４６、コレクタ電極１−４７としバイポーラ型半導
体装置を形成する。
図に説明した方法と同様にして形成された絶縁＋１！′
ｊ ）にフォトエツチングにより窓あけし、不純物拡散
してエミッタ１４２、ベース１４３、コレクタ１４４を
形成する。最後に、ＡＱを全面に蒸着して、フォトエツ
チングにより上記ＡＱをエミッタ電極１４５、ベース電
極１４６、コレクタ電極１−４７としバイポーラ型半導
体装置を形成する。
本実施例の利点として第１実施例において記した利点（
１）、（２）、（５）等が挙げられるが、１１月底部の
絶縁層によって低抵抗層が分離されていることが本実施
例にとって特徴的である。
１）、（２）、（５）等が挙げられるが、１１月底部の
絶縁層によって低抵抗層が分離されていることが本実施
例にとって特徴的である。
な才ｊ、第１ならびに第２実施例において、ＭＯ８特性
の安定化のためにゲー１へ酸化膜のリン処理ならびに熱
処理を行う等の従来技術は簡単のために説明を省略して
いる。同様に、たとえば、グー１〜酸化膜に５ｉ０２膜
とΔＱ２ｏ：Ｊとを重ねて用いてもよいことは当然であ
る。
の安定化のためにゲー１へ酸化膜のリン処理ならびに熱
処理を行う等の従来技術は簡単のために説明を省略して
いる。同様に、たとえば、グー１〜酸化膜に５ｉ０２膜
とΔＱ２ｏ：Ｊとを重ねて用いてもよいことは当然であ
る。
［効果］
以上説明したように、底部ならびに側壁部を絶縁膜で分
離した溝内に半導体素子を形成しているので、半導体素
子間が完全に分子’ｌｌ［され、素ｒ・間ならびに素子
と基板間の容量が低減され高速化を図れるという効果が
得られる。
離した溝内に半導体素子を形成しているので、半導体素
子間が完全に分子’ｌｌ［され、素ｒ・間ならびに素子
と基板間の容量が低減され高速化を図れるという効果が
得られる。
また、分離が完全なために、素子間耐圧の向１−が図れ
るという効果が得られる。 。
るという効果が得られる。 。
さらに、側壁部の分離用絶縁膜を高湿酸化法以外の方法
で形成できるので、配線と基板間容ｌ１１１の低減、バ
ーズヘッドならびにバーズヘッドのない素子の平坦化の
容易性、配線の断線の減少等種々の相乗効果が得られる
。
で形成できるので、配線と基板間容ｌ１１１の低減、バ
ーズヘッドならびにバーズヘッドのない素子の平坦化の
容易性、配線の断線の減少等種々の相乗効果が得られる
。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は！・記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまてもない。たとえば、゛１′−
導体）、（板どし−Ｃ１（’、’ １４ ｋ用いてもよ
くあるいはＧ ａΔＳなとの化【ン物゛１′〕弓Ｃ体イ
ｒ使用しても同様によく本発明を実施できるのは明白で
ある。
具体的に説明したが、本発明は！・記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまてもない。たとえば、゛１′−
導体）、（板どし−Ｃ１（’、’ １４ ｋ用いてもよ
くあるいはＧ ａΔＳなとの化【ン物゛１′〕弓Ｃ体イ
ｒ使用しても同様によく本発明を実施できるのは明白で
ある。
［利用分野］
本発明は、高速化高集積化が要求される低浮遊容量の半
導体素子を有したバイポーラならびにＭＯ８集積回路に
広く利用できる。
導体素子を有したバイポーラならびにＭＯ８集積回路に
広く利用できる。
第１−図ならびに第２図は、従来のＭ ＯＳ型半導体装
置を示す断面図、 第３図から第６図は本発明の半導体装置ならびにその製
造方法の第１実施例を示す断面図、°第７図から第１−
０図、ならびに第１１図から第１４図は、同様に、各々
、第２ならびに第３実施例を示す断面図である。 ３１．７０，１１０・・・半導体基板、３３，８１゜８
２．１１１・・・溝、３４ 、８４ 、８５ 、 ］、
１．２・・・溝底部の絶縁層、６１，１０１，１４１
−・・・溝側壁部の分離用絶縁層、４１，９．１−．９
２，１２１−・・・エビ第 １ 図 第 ２ 図 第 ３ 図 第 ６ 図 第 ７ 図 り／ 第 ９ 図 第１０図
置を示す断面図、 第３図から第６図は本発明の半導体装置ならびにその製
造方法の第１実施例を示す断面図、°第７図から第１−
０図、ならびに第１１図から第１４図は、同様に、各々
、第２ならびに第３実施例を示す断面図である。 ３１．７０，１１０・・・半導体基板、３３，８１゜８
２．１１１・・・溝、３４ 、８４ 、８５ 、 ］、
１．２・・・溝底部の絶縁層、６１，１０１，１４１
−・・・溝側壁部の分離用絶縁層、４１，９．１−．９
２，１２１−・・・エビ第 １ 図 第 ２ 図 第 ３ 図 第 ６ 図 第 ７ 図 り／ 第 ９ 図 第１０図
Claims (1)
- 【特許請求の範囲】 Ｊ、絶縁層によって覆われた底部と、この底部に連らな
って半導体基板表面に現れる分離用絶縁層とによって囲
まれた溝内に半導体素子の活性領域を形成したことを特
徴とする半導体装置。 ２、半導体基板内に、底部ならびに側壁部によって囲ま
れた溝を形成し、前記底部に絶縁層を形成し、前記側壁
部を種結晶として溝内に半導体素子の活性領域を形成し
、つぎに、活性領域の周囲の゛１′−導体暴板を前記底
部の深さ以上にエツチング除去し、このエツチング除去
した場所に分離用絶縁層を形成することを特徴とする半
導体装置の製造方法。 ＝３．前記半導体素子の活性領域が、溝内に堆積された
多結晶シリコンの側壁部を種結晶として単結晶化した領
域であることを特徴とする特許請求の範囲第２項記載の
半導体装１道の製造方法。 ４、ｎｉｆ記半導体素子の活性領ｊ或が、側壁部を種結
晶とした選択エピタキシャル成長層であることを特徴と
する特許請求の範囲第２項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22680883A JPS60119742A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置ならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22680883A JPS60119742A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置ならびにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119742A true JPS60119742A (ja) | 1985-06-27 |
Family
ID=16850926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22680883A Pending JPS60119742A (ja) | 1983-12-02 | 1983-12-02 | 半導体装置ならびにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205358A (ja) * | 2007-02-22 | 2008-09-04 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
| CN102129966A (zh) * | 2009-12-15 | 2011-07-20 | 英特赛尔美国股份有限公司 | 在半导体结构中形成导热区的方法以及由此获得的结构 |
-
1983
- 1983-12-02 JP JP22680883A patent/JPS60119742A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205358A (ja) * | 2007-02-22 | 2008-09-04 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
| CN102129966A (zh) * | 2009-12-15 | 2011-07-20 | 英特赛尔美国股份有限公司 | 在半导体结构中形成导热区的方法以及由此获得的结构 |
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