JPH023301B2 - - Google Patents
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- JPH023301B2 JPH023301B2 JP24631084A JP24631084A JPH023301B2 JP H023301 B2 JPH023301 B2 JP H023301B2 JP 24631084 A JP24631084 A JP 24631084A JP 24631084 A JP24631084 A JP 24631084A JP H023301 B2 JPH023301 B2 JP H023301B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、３次元半導体装置の製造方法に係わ
り、特に層間接続の改良をはかつた３次元半導体
装置の製造方法に関する。
り、特に層間接続の改良をはかつた３次元半導体
装置の製造方法に関する。
最近、電子ビームやレーザ・アニールによつて
絶縁膜上にSi単結晶を形成する技術（所謂SOI技
術）の開発が盛んに行われている。更に、Siウエ
ハ表面に形成された素子（下層素子）上に層間絶
縁膜を形成したのち、該SOI技術によつて形成さ
れた単結晶Si層を形成する。しかるのちに、該単
結晶層に素子（上層素子）を形成し、２層素子構
造を形成することが可能となつている。
絶縁膜上にSi単結晶を形成する技術（所謂SOI技
術）の開発が盛んに行われている。更に、Siウエ
ハ表面に形成された素子（下層素子）上に層間絶
縁膜を形成したのち、該SOI技術によつて形成さ
れた単結晶Si層を形成する。しかるのちに、該単
結晶層に素子（上層素子）を形成し、２層素子構
造を形成することが可能となつている。
ところで、多層素子構造における層間接続は、
第２図に示すように、上下層の素子を形成したの
ちに行う方法が採られている。しかし、該接続方
法を用いると、上層素子形成後に接続用コンタク
トホール２９を開孔する際に、上下素子及び層間
絶縁膜１６，２４のそれぞれの厚さ分の絶縁膜を
エツチングする必要がある。このように深い穴を
一度に開孔するためには、開孔面積が大きくな
り、素子面積を大きくしてしまう。また、３層・
４層とより多層化した場合、最後に一度に開孔す
ることは殆ど不可能となる。従つて、埋込み配線
技術により、各層素子と平行して、各層毎に埋込
んでゆく必要がある。
第２図に示すように、上下層の素子を形成したの
ちに行う方法が採られている。しかし、該接続方
法を用いると、上層素子形成後に接続用コンタク
トホール２９を開孔する際に、上下素子及び層間
絶縁膜１６，２４のそれぞれの厚さ分の絶縁膜を
エツチングする必要がある。このように深い穴を
一度に開孔するためには、開孔面積が大きくな
り、素子面積を大きくしてしまう。また、３層・
４層とより多層化した場合、最後に一度に開孔す
ることは殆ど不可能となる。従つて、埋込み配線
技術により、各層素子と平行して、各層毎に埋込
んでゆく必要がある。
しかしながら、各層毎に埋込み配線を形成する
場合、第３図に示す如く埋込み配線１８の上端が
SOI膜２０と直接接触することになる。このた
め、ビームアニールによつて溶融・再結晶化する
際、前記接触部での下部への熱伝導が層間絶縁膜
１６上より大きくなり、再結晶化が速く、SOI膜
の多結晶化３１を引き起こす。これにより、上層
素子の特性劣化を招く虞れがあつた。
場合、第３図に示す如く埋込み配線１８の上端が
SOI膜２０と直接接触することになる。このた
め、ビームアニールによつて溶融・再結晶化する
際、前記接触部での下部への熱伝導が層間絶縁膜
１６上より大きくなり、再結晶化が速く、SOI膜
の多結晶化３１を引き起こす。これにより、上層
素子の特性劣化を招く虞れがあつた。
本発明の目的は、層間絶縁膜上のシリコン層の
単結晶化を妨げることなく、上下層の素子間接続
のためのコンタクトホールを容易に開孔すること
ができ、集積度の向上及び上層素子の素子特性向
上等をはかり得る３次元半導体の製造方法を提供
することにある。
単結晶化を妨げることなく、上下層の素子間接続
のためのコンタクトホールを容易に開孔すること
ができ、集積度の向上及び上層素子の素子特性向
上等をはかり得る３次元半導体の製造方法を提供
することにある。
本発明の骨子は、SOI膜の多結晶化の要因とな
る埋込み配線と層間絶縁膜上に堆積するシリコン
薄膜との接触を防止することにある。
る埋込み配線と層間絶縁膜上に堆積するシリコン
薄膜との接触を防止することにある。
即ち本発明は、半導体素子を積層してなる３次
元半導体装置の製造方法において、下層素子及び
第１の層間絶縁膜を形成したのち該絶縁膜に層間
接続のためのコンタクトホールを開孔し、このコ
ンタクトホール内に埋込み配線を形成し、次いで
全面に厚さ0.2［μm］以下の保護用絶縁膜を形成
した後該保護用絶縁膜上に単結晶シリコン層を形
成するし、次いでこの単結晶シリコン層上に上層
素子を形成した後該上層素子上に第２の層間絶縁
膜を形成し、しかるのち上記第２の層間絶縁膜及
び保護用絶縁膜に前記埋込み配線の上端部までコ
ンタクトホールを開孔し、上下層素子を配線によ
り接続するようにした方法である。
元半導体装置の製造方法において、下層素子及び
第１の層間絶縁膜を形成したのち該絶縁膜に層間
接続のためのコンタクトホールを開孔し、このコ
ンタクトホール内に埋込み配線を形成し、次いで
全面に厚さ0.2［μm］以下の保護用絶縁膜を形成
した後該保護用絶縁膜上に単結晶シリコン層を形
成するし、次いでこの単結晶シリコン層上に上層
素子を形成した後該上層素子上に第２の層間絶縁
膜を形成し、しかるのち上記第２の層間絶縁膜及
び保護用絶縁膜に前記埋込み配線の上端部までコ
ンタクトホールを開孔し、上下層素子を配線によ
り接続するようにした方法である。
本発明によれば、各層の素子毎に埋込み配線を
形成しているので、層間接続のためのコンタクト
ホールの深さを浅く（層間絶縁膜１層分の厚さ）
することができ、その加工が容易となり集積度の
向上に有効である。さらに、多層化してもコンタ
クトホール深さは増えないので、、多層化にも十
分適合できる。また、埋込み配線の上端部がSOI
膜に直接接触していないので、SOI膜の単結晶化
に対しては、ビームアニール等による単結晶化工
程で不均一アニールが生じ、一部多結晶する等の
不都合はない。このため、上層素子の素子特性の
向上をはかり得る。
形成しているので、層間接続のためのコンタクト
ホールの深さを浅く（層間絶縁膜１層分の厚さ）
することができ、その加工が容易となり集積度の
向上に有効である。さらに、多層化してもコンタ
クトホール深さは増えないので、、多層化にも十
分適合できる。また、埋込み配線の上端部がSOI
膜に直接接触していないので、SOI膜の単結晶化
に対しては、ビームアニール等による単結晶化工
程で不均一アニールが生じ、一部多結晶する等の
不都合はない。このため、上層素子の素子特性の
向上をはかり得る。
以下、本発明の詳細を図示の実施例によつて説
明する。
明する。
第１図ａ〜ｆは本発明の一実施例に係わる３次
元半導体装置の製造工程を示す断面図である。ま
ず、第１図ａに示す如くＰ型単結晶Si基板１１の
素子分離領域上にフイールド絶縁膜１２を形成
し、素子形成領域上にゲート酸化膜１３、ゲート
電極１４及びソース・ドレイン領域１５ａ，１５
ｂからなるＮチヤンネルMOSトランジスタ（下
層素子）を形成した。次いで、第１図ｂに示す如
く全面に厚さ１［μm］の第１の層間絶縁膜１６を
形成し、写真蝕刻法等により1.5［μmφ］のコンタ
クトホール１７を開孔した、続いて、層間接続配
線となる導電膜、例えばリン添加多結晶Siを全面
に厚さ0.8［μm］形成し、エツチバツク法等によ
り埋込み配線１８を形成した。
元半導体装置の製造工程を示す断面図である。ま
ず、第１図ａに示す如くＰ型単結晶Si基板１１の
素子分離領域上にフイールド絶縁膜１２を形成
し、素子形成領域上にゲート酸化膜１３、ゲート
電極１４及びソース・ドレイン領域１５ａ，１５
ｂからなるＮチヤンネルMOSトランジスタ（下
層素子）を形成した。次いで、第１図ｂに示す如
く全面に厚さ１［μm］の第１の層間絶縁膜１６を
形成し、写真蝕刻法等により1.5［μmφ］のコンタ
クトホール１７を開孔した、続いて、層間接続配
線となる導電膜、例えばリン添加多結晶Siを全面
に厚さ0.8［μm］形成し、エツチバツク法等によ
り埋込み配線１８を形成した。
次に、第１図Ｃに示す如く全面に厚さ0.2［μm］
のCVD―SiO2膜（保護用絶縁膜）１９を形成し、
このSiO2膜１９上にSOI用多結晶Si膜２０を厚さ
0.6［μm］に形成した。次いで、この多結晶Si膜
２０を電子ビームアニール若しくはレーザアニー
ル等により単結晶化した。ここで、上記多結晶Si
膜２０が前記埋込み配線１８と接触していないの
で、均一アニールを行うことができ、良質の単結
晶Si層２０′を得ることができた。
のCVD―SiO2膜（保護用絶縁膜）１９を形成し、
このSiO2膜１９上にSOI用多結晶Si膜２０を厚さ
0.6［μm］に形成した。次いで、この多結晶Si膜
２０を電子ビームアニール若しくはレーザアニー
ル等により単結晶化した。ここで、上記多結晶Si
膜２０が前記埋込み配線１８と接触していないの
で、均一アニールを行うことができ、良質の単結
晶Si層２０′を得ることができた。
次に、第１図ｄに示す如く単結晶Si膜２０′上
にゲート酸化膜２１、ゲート電極２２及びソー
ス・ドレイン領域２３ａ，２３ｂを形成してＰチ
ヤンネルMOSトランジスタ（上層素子）を形成
した。次いで、第１図ｅに示す如く全面に厚さ
1.2［μm］のCVD―SiO2膜（第２の層間絶縁膜）
２４を形成し、表面平坦化を行つた。続いて、
RIE（リアクテイブ・イオン・エツチング）法等
を用いてコンタクトホール２５を開孔した。その
後、第１図ｆに示す如くリン添加多結晶Si等から
なる配線層２６を形成し、上下層の素子間接続を
行うことによつて３次元半導体装置が完成するこ
とになる。
にゲート酸化膜２１、ゲート電極２２及びソー
ス・ドレイン領域２３ａ，２３ｂを形成してＰチ
ヤンネルMOSトランジスタ（上層素子）を形成
した。次いで、第１図ｅに示す如く全面に厚さ
1.2［μm］のCVD―SiO2膜（第２の層間絶縁膜）
２４を形成し、表面平坦化を行つた。続いて、
RIE（リアクテイブ・イオン・エツチング）法等
を用いてコンタクトホール２５を開孔した。その
後、第１図ｆに示す如くリン添加多結晶Si等から
なる配線層２６を形成し、上下層の素子間接続を
行うことによつて３次元半導体装置が完成するこ
とになる。
かくして本実施例方法によれば、第１図ｃに示
す工程において、埋込み配線１８の上端が多結晶
Si膜２０接触していないので、多結晶Si膜２０の
単結晶化を効果的に行うことができ、良質の単結
晶Si膜２０′を形成することができる。このため、
該単結晶Si膜２０′上に形成する上層素子の素子
特性向上をはかり得る。さらに、コンタクトホー
ルの開孔に際しては、層間絶縁膜１６，２４の１
層の深さエツチングすればよいので、コンタクト
ホールの開孔面積を小さくすることができる。こ
のため、集積度の向上にも有効である。
す工程において、埋込み配線１８の上端が多結晶
Si膜２０接触していないので、多結晶Si膜２０の
単結晶化を効果的に行うことができ、良質の単結
晶Si膜２０′を形成することができる。このため、
該単結晶Si膜２０′上に形成する上層素子の素子
特性向上をはかり得る。さらに、コンタクトホー
ルの開孔に際しては、層間絶縁膜１６，２４の１
層の深さエツチングすればよいので、コンタクト
ホールの開孔面積を小さくすることができる。こ
のため、集積度の向上にも有効である。
なお、本発明は上述した実施例に限定されるも
のではない。例えば、前記埋込み配線層はリン添
加多結晶シリコンに限るものではなく、コンタク
トホールを埋込める技術であれば高融点金属或い
は多層膜でもよい。また、上下層の配線接続には
埋込み配線とAlによる平面配線を用いることも
できる。その他、本発明の要旨を逸脱しない範囲
内で、種々の変形して実施することができる。
のではない。例えば、前記埋込み配線層はリン添
加多結晶シリコンに限るものではなく、コンタク
トホールを埋込める技術であれば高融点金属或い
は多層膜でもよい。また、上下層の配線接続には
埋込み配線とAlによる平面配線を用いることも
できる。その他、本発明の要旨を逸脱しない範囲
内で、種々の変形して実施することができる。
第１図ａ〜ｆは本発明の一実施例方法に係わる
３次元半導体装置の製造工程を示す断面図、第２
図は従来装置の概略構造を示す断面図、第３図は
従来の問題点を説明するための模式図である。 １１……単結晶Si基板、１２……フイールド絶
縁膜、１３……下層ゲート酸化膜、１４……下層
ゲート電極、１５ａ，１５ｂ……下層ソース・ド
レイン領域、１６……第１の層間絶縁膜、１７，
２５……コンタクトホール、１８……埋込み配線
層、１９……保護用絶縁膜、２０……多結晶Si
膜、２０′……単結晶Si膜（SOI膜）、２１……上
層ゲート電極、２２……上層ゲート電極、２３
ａ，２３ｂ……上層ソース・ドレイン領域、２４
……第２の層間絶縁膜、２６……配線層。
３次元半導体装置の製造工程を示す断面図、第２
図は従来装置の概略構造を示す断面図、第３図は
従来の問題点を説明するための模式図である。 １１……単結晶Si基板、１２……フイールド絶
縁膜、１３……下層ゲート酸化膜、１４……下層
ゲート電極、１５ａ，１５ｂ……下層ソース・ド
レイン領域、１６……第１の層間絶縁膜、１７，
２５……コンタクトホール、１８……埋込み配線
層、１９……保護用絶縁膜、２０……多結晶Si
膜、２０′……単結晶Si膜（SOI膜）、２１……上
層ゲート電極、２２……上層ゲート電極、２３
ａ，２３ｂ……上層ソース・ドレイン領域、２４
……第２の層間絶縁膜、２６……配線層。
Claims (1)
- 【特許請求の範囲】 １ 半導体素子を積層してなる３次元半導体装置
の製造方法において、下層素子及び第１の層間絶
縁膜を形成したのち該絶縁膜に層間接続のための
コンタクトホールを開孔する工程と、上記コンタ
クトホール内に埋込み配線を形成する工程と、次
いで全面に厚さ0.2［μm］以下の保護用絶縁膜を
形成する工程と、上記保護用絶縁膜上に単結晶シ
リコン層を形成する工程と、上記単結晶シリコン
層に上層素子を形成する工程と、上記上層素子上
に第２の層間絶縁膜を形成する工程と、上記第２
の層間絶縁膜及び保護用絶縁膜に前記埋込み配線
の上端部までコンタクトホールを開孔し上下層素
子を配線により接続する工程とを含むことを特徴
とする３次元半導体装置の製造方法 ２ 前記保護用絶縁膜上に単結晶シリコン層を形
成する工程として、前記保護用絶縁膜及び第１の
層間絶縁膜に結晶方位制御のための開孔部を形成
したのち、全面に多結晶若しくは非晶質のシリコ
ン薄膜を堆積し、次いでこのシリコン膜を電子ビ
ームアニール若しくはレーザアニールにより単結
晶化することを特徴とする特許請求の範囲第１項
記載の３次元半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24631084A JPS61125150A (ja) | 1984-11-22 | 1984-11-22 | ３次元半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24631084A JPS61125150A (ja) | 1984-11-22 | 1984-11-22 | ３次元半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125150A JPS61125150A (ja) | 1986-06-12 |
| JPH023301B2 true JPH023301B2 (ja) | 1990-01-23 |
Family
ID=17146648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24631084A Granted JPS61125150A (ja) | 1984-11-22 | 1984-11-22 | ３次元半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125150A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0469217B1 (en) * | 1990-07-31 | 1996-04-10 | International Business Machines Corporation | Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom |
| US5489554A (en) * | 1992-07-21 | 1996-02-06 | Hughes Aircraft Company | Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer |
| TW335503B (en) | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
-
1984
- 1984-11-22 JP JP24631084A patent/JPS61125150A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125150A (ja) | 1986-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |