JPH0395937A - Ｓｏｉ型半導体装置及びその製造方法 - Google Patents
Ｓｏｉ型半導体装置及びその製造方法Info
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- JPH0395937A JPH0395937A JP1230534A JP23053489A JPH0395937A JP H0395937 A JPH0395937 A JP H0395937A JP 1230534 A JP1230534 A JP 1230534A JP 23053489 A JP23053489 A JP 23053489A JP H0395937 A JPH0395937 A JP H0395937A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＳＯＩ （ｓ ｉ ｌ ｉｃｏｎ ｏｎｉｎ
ｓｕｌａｔｏｒ）型半導体装置及びその製造方法に関す
るもので、特に超高速、超高集積のＭＯＳ集積回路に使
用されるものである。
ｓｕｌａｔｏｒ）型半導体装置及びその製造方法に関す
るもので、特に超高速、超高集積のＭＯＳ集積回路に使
用されるものである。
（従来の技術）
従来、ＳＯＩ型ＭＯＳトランジスタは、第４図又は第５
図に示すような断面構造をしている。
図に示すような断面構造をしている。
ここで、ｌはシリコン基板、２はＳｉＯ２膜、３は単結
晶シリコン膜、４はｎ＋領域、５はゲート絶縁膜、６は
多結晶シリコンゲート、７は空乏層である。
晶シリコン膜、４はｎ＋領域、５はゲート絶縁膜、６は
多結晶シリコンゲート、７は空乏層である。
第４図は単結晶シリコン膜３が厚い場合（チャネルｆに
空乏化しない領域が残るような場合）のＭＯＳトランジ
スタを示すものである。この場合は、ゲート電界がゲー
ト酸化膜５と空乏層７の両方に加わるため、チャネル領
域の電界強度が大きくなる。このため、このＭＯＳ｝ラ
ンジスタは、単結晶シリコン膜３がシリコン基板（バル
クシリコン）ｌより結晶性が悪い分だけ電子の電界効果
移動度が下がり、又電流駆動能力が低下するという欠点
がある。
空乏化しない領域が残るような場合）のＭＯＳトランジ
スタを示すものである。この場合は、ゲート電界がゲー
ト酸化膜５と空乏層７の両方に加わるため、チャネル領
域の電界強度が大きくなる。このため、このＭＯＳ｝ラ
ンジスタは、単結晶シリコン膜３がシリコン基板（バル
クシリコン）ｌより結晶性が悪い分だけ電子の電界効果
移動度が下がり、又電流駆動能力が低下するという欠点
がある。
第５図は単結晶シリコン膜３が５００入程度と薄い場合
（チャネル下が全て空乏化するような場合）のＭＯＳト
ランジスタを示すものである。
（チャネル下が全て空乏化するような場合）のＭＯＳト
ランジスタを示すものである。
この場合は、単結晶シリコン膜３に形成される空乏層が
、下地のＳｉ０２膜２まで突き抜けるために、ＳｉＯ２
膜２に印加される電圧が大きくなる。
、下地のＳｉ０２膜２まで突き抜けるために、ＳｉＯ２
膜２に印加される電圧が大きくなる。
このため、ゲート絶縁膜５に印加される電圧が小さくな
り、電子の電界効果移動度が９００〜１０００ｃｍ２／
Ｖ−ＳとバルクＭＯＳトランジスタの１．５倍以上に向
上する利点がある。
り、電子の電界効果移動度が９００〜１０００ｃｍ２／
Ｖ−ＳとバルクＭＯＳトランジスタの１．５倍以上に向
上する利点がある。
ところで、単結晶シリコン膜３の〆゜占いＭＯＳトラン
ジスタでは、この単結晶シリコン膜３をさらに薄くする
ことにより、電子の電界効果移動度をバルクを走る電子
移動度（１ ３５０ｃｍ２／Ｖ−Ｓ）に近ずけるとか可
能である。なお、これについては、吉見 信等“薄膜Ｓ
ＯＩを用いた高性能５０．１−ＭＯＳＦＥＴの特性解析
”，電子情報通信学会技術研究報告（シリコン材料・デ
バイス）．ＳＤＭ８７−１５４，Ｐ．１３〜Ｐ．１８．
１９８８年１月に詳しく紀栽されている。
ジスタでは、この単結晶シリコン膜３をさらに薄くする
ことにより、電子の電界効果移動度をバルクを走る電子
移動度（１ ３５０ｃｍ２／Ｖ−Ｓ）に近ずけるとか可
能である。なお、これについては、吉見 信等“薄膜Ｓ
ＯＩを用いた高性能５０．１−ＭＯＳＦＥＴの特性解析
”，電子情報通信学会技術研究報告（シリコン材料・デ
バイス）．ＳＤＭ８７−１５４，Ｐ．１３〜Ｐ．１８．
１９８８年１月に詳しく紀栽されている。
しかしながら、！１１結晶シリコン膜 ３が薄くなると
、第６図に示すように、ＲＩＥ（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ）等のλ方性エッチングを用
いて、ドレイン又はソースとしてのｎ＋領域４に達する
コンタクトホールを層間絶縁膜８に開ける場合、ｎ＋領
域４を突キ抜ケＴ： Ｓ ｉ Ｏ ２膜２まてエッチン
グしてしまう危険性が非常に高くなる。こうなると、Ａ
ｇ電極９トｎ”領域４とのコンタクト部分の面積は、ｎ
“領域４を突き抜けない場合に比べて、円柱状のコンタ
クトホールの半径をｒ１単結晶シリコン膜 ３の膜厚を
ｄとすると、πｒ２−２πｒｄ−πｒ ２（ １ −
２ ｄ ／ ｒ ）だけ減少する。但し、ｒ＞２ｄとす
る。即ち、軍結晶シリコン膜３の膜厚ｄが薄くなればな
るほど、Ａ，ｌ？電極９とｎ ” Ｂｉｔ域４とのコン
タクト部分の面積が小さくなり、そのコンタクト抵抗が
大きくなるという欠点がある。
、第６図に示すように、ＲＩＥ（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ）等のλ方性エッチングを用
いて、ドレイン又はソースとしてのｎ＋領域４に達する
コンタクトホールを層間絶縁膜８に開ける場合、ｎ＋領
域４を突キ抜ケＴ： Ｓ ｉ Ｏ ２膜２まてエッチン
グしてしまう危険性が非常に高くなる。こうなると、Ａ
ｇ電極９トｎ”領域４とのコンタクト部分の面積は、ｎ
“領域４を突き抜けない場合に比べて、円柱状のコンタ
クトホールの半径をｒ１単結晶シリコン膜 ３の膜厚を
ｄとすると、πｒ２−２πｒｄ−πｒ ２（ １ −
２ ｄ ／ ｒ ）だけ減少する。但し、ｒ＞２ｄとす
る。即ち、軍結晶シリコン膜３の膜厚ｄが薄くなればな
るほど、Ａ，ｌ？電極９とｎ ” Ｂｉｔ域４とのコン
タクト部分の面積が小さくなり、そのコンタクト抵抗が
大きくなるという欠点がある。
なお、ＲＩＥ等に変えてＮＨ４Ｆ等によるウエットエッ
チングを用いる場合は、コンタクト整合の余裕を十分に
取らなければならず、高集積化に著しく不利となる。
チングを用いる場合は、コンタクト整合の余裕を十分に
取らなければならず、高集積化に著しく不利となる。
また、単結晶シリコン膜３が薄いと、そこに形成する拡
散層も必然的に薄くなるため、拡散層配線の抵抗も大き
くなる。このため、単桔晶シリコン膜３を薄くすること
により電子の電界効果移動度を大きくし電流駆動能力を
上げても、集積回路としての高速動作は期待できなくな
る。よって、拡散層配線を使用することが不可能になり
、Ａｇ配線やゲート多結晶シリコンのみで集積回路を構
成しなければならず、設計の自由度が制限されパターン
が大きくなるという欠点がある。
散層も必然的に薄くなるため、拡散層配線の抵抗も大き
くなる。このため、単桔晶シリコン膜３を薄くすること
により電子の電界効果移動度を大きくし電流駆動能力を
上げても、集積回路としての高速動作は期待できなくな
る。よって、拡散層配線を使用することが不可能になり
、Ａｇ配線やゲート多結晶シリコンのみで集積回路を構
成しなければならず、設計の自由度が制限されパターン
が大きくなるという欠点がある。
（発明が解決しようとする課題）
このように、従来は、単結晶シリコン膜が薄くなり、コ
ンタクトホールが前記単結晶シリコン膜に形成されるｎ
“領域を突き抜けるため、Ａｐ電極と前記ｎ１領域との
コンタクト抵抗が大きくなるという欠点があった。また
、前記単結晶シリコン膜に形成される拡散層配線の配線
抵抗の増大により、拡散層配線が不可能になり、設計の
自由度が制限されパターンが大きくなるという欠点があ
った。
ンタクトホールが前記単結晶シリコン膜に形成されるｎ
“領域を突き抜けるため、Ａｐ電極と前記ｎ１領域との
コンタクト抵抗が大きくなるという欠点があった。また
、前記単結晶シリコン膜に形成される拡散層配線の配線
抵抗の増大により、拡散層配線が不可能になり、設計の
自由度が制限されパターンが大きくなるという欠点があ
った。
よって、本発明は、薄い単結晶シリコン膜を何するＳＯ
Ｉ型ＭＯＳ集積回路であっても、コンタクト抵抗を大き
くすることなく、かつ、拡散層配線の配線抵抗を大きく
することなく製作できるような高速、高性能、高品質の
ＳＯＩ型半導体装置を提供することを目的とする。
Ｉ型ＭＯＳ集積回路であっても、コンタクト抵抗を大き
くすることなく、かつ、拡散層配線の配線抵抗を大きく
することなく製作できるような高速、高性能、高品質の
ＳＯＩ型半導体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達或するために、本発明のＳＯＩ型ＭＯＳ半
導体装置は、半導体基板と、この半導体基板上に形成さ
れる絶縁膜と、この絶縁膜に形成される拡散層配線と、
前記拡散層配線及び絶縁膜上に形成される半導体膜と、
この半導体膜に形成される半導体素子とを有している。
導体装置は、半導体基板と、この半導体基板上に形成さ
れる絶縁膜と、この絶縁膜に形成される拡散層配線と、
前記拡散層配線及び絶縁膜上に形成される半導体膜と、
この半導体膜に形成される半導体素子とを有している。
また、半導体基板と、この半導体基板上に形成される、
凹部を有する絶縁膜と、前記凹部を埋め込むように形成
される導電体と、前記導電体及び絶縁繰上に形成される
半導体膜と、前記凹部上の前記半導体頒に形戊される不
純物領域と、前記半導体膜及び不純物領域上に形成され
る層間絶縁膜と、前記層間絶縁膜を貫通し、少なくとも
前記不純物領域に達するような、前記凹部上に形成され
るコンタクトホールと、このコンタクトホールに形成さ
れる電極配線とを有している。
凹部を有する絶縁膜と、前記凹部を埋め込むように形成
される導電体と、前記導電体及び絶縁繰上に形成される
半導体膜と、前記凹部上の前記半導体頒に形戊される不
純物領域と、前記半導体膜及び不純物領域上に形成され
る層間絶縁膜と、前記層間絶縁膜を貫通し、少なくとも
前記不純物領域に達するような、前記凹部上に形成され
るコンタクトホールと、このコンタクトホールに形成さ
れる電極配線とを有している。
そして、このような半導体装置の製造方法としては、ま
ず、半導体基板上に絶縁膜を形成し、この絶縁膜に凹部
を形成する。また、この凹部に導電体を埋め込んで拡散
層配線を形成する。この後、前記拡散層配線及び絶縁膜
上に半導体膜を形成し、この半導体膜に半導体素子を形
成するというものである。
ず、半導体基板上に絶縁膜を形成し、この絶縁膜に凹部
を形成する。また、この凹部に導電体を埋め込んで拡散
層配線を形成する。この後、前記拡散層配線及び絶縁膜
上に半導体膜を形成し、この半導体膜に半導体素子を形
成するというものである。
また、半導体基板上に絶′ａ膜を形成し、この絶縁膜に
凹部を形成する。また、この凹部に導電体を埋め込んだ
後、前記導電体及び絶縁膜上に半導体膜を形成する。さ
らに、前記凹部上の前記半導体膜に不純物領域を形成し
、前記不純物領域及び半導体膜上に層間絶縁膜を形成す
る。この後、前記凹部上に前記層間絶縁膜を貫通し少な
くとも前記不純物領域に達するようなコンタクトホール
を形成する。そして、このコンタクトホールに電極配線
を形戊するというものである。
凹部を形成する。また、この凹部に導電体を埋め込んだ
後、前記導電体及び絶縁膜上に半導体膜を形成する。さ
らに、前記凹部上の前記半導体膜に不純物領域を形成し
、前記不純物領域及び半導体膜上に層間絶縁膜を形成す
る。この後、前記凹部上に前記層間絶縁膜を貫通し少な
くとも前記不純物領域に達するようなコンタクトホール
を形成する。そして、このコンタクトホールに電極配線
を形戊するというものである。
（作 用）
このような構成によれば、拡散層配線が半導体膜下の絶
縁膜に形成されるため、前記半導体膜が薄く形成されて
も、拡散層配線の配線抵抗が大きくなるということ４よ
ない。また、導電体が埋め込まれた凹部上に不純物領域
が形成され、又少なくとも前記不純物領域に達するよう
なコンタクトホールが前記凹部上に形成される。このた
め、コンタクトホールが前記不純物領域を突き抜けて形
成されても、前記導電体が存在するので、その下の絶縁
膜には達することがない。この結果、コンタクト部分の
面積は小さ，くならず、低いコンタクト抵抗を実現でき
る。
縁膜に形成されるため、前記半導体膜が薄く形成されて
も、拡散層配線の配線抵抗が大きくなるということ４よ
ない。また、導電体が埋め込まれた凹部上に不純物領域
が形成され、又少なくとも前記不純物領域に達するよう
なコンタクトホールが前記凹部上に形成される。このた
め、コンタクトホールが前記不純物領域を突き抜けて形
成されても、前記導電体が存在するので、その下の絶縁
膜には達することがない。この結果、コンタクト部分の
面積は小さ，くならず、低いコンタクト抵抗を実現でき
る。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図（ａ）は本発明の一実施例に係わるＳＯＩ型ＭＯ
Ｓ半導体装置の平面パターンを示すものである。また、
第１図（ｂ）は同図（ａ）の１−１＝線に沿う断面図を
示すものである。
Ｓ半導体装置の平面パターンを示すものである。また、
第１図（ｂ）は同図（ａ）の１−１＝線に沿う断面図を
示すものである。
シリコン基板１１上には膜厚約１μｍの熱酸化膜又はＣ
ＶＤ酸化膜（絶縁膜）１２が形成されている。この熱酸
化膜又はＣＶＤ酸化膜１２には所定の領域、即ちコンタ
クトホール形成項域の直下に凹部１ ３ａ，及び拡散層
配線形成領域に凹部１３ｂがそれぞれ形成されている。
ＶＤ酸化膜（絶縁膜）１２が形成されている。この熱酸
化膜又はＣＶＤ酸化膜１２には所定の領域、即ちコンタ
クトホール形成項域の直下に凹部１ ３ａ，及び拡散層
配線形成領域に凹部１３ｂがそれぞれ形成されている。
この凹部１３ａ． １３ｂには導電体（例えば不純物
がドーブされた多結晶シリコン） １４ａ． １４ｂ
が埋め込まれている。なお、凹部１３ｂに埋め込まれた
導電体１４ｂにより拡散層配線が形成される。また、熱
酸化膜又はＣＶＤ酸化膜ｌ２及び導電体１４ａ， １４
’ｂ上に５００入程度の薄い単結晶シリコン膜（半導体
膜） １５が形成されている。そして、１１１結晶シリ
コン膜１５には半導体素子、例えばＭＯＳ｝ランジスタ
が形成されている。
がドーブされた多結晶シリコン） １４ａ． １４ｂ
が埋め込まれている。なお、凹部１３ｂに埋め込まれた
導電体１４ｂにより拡散層配線が形成される。また、熱
酸化膜又はＣＶＤ酸化膜ｌ２及び導電体１４ａ， １４
’ｂ上に５００入程度の薄い単結晶シリコン膜（半導体
膜） １５が形成されている。そして、１１１結晶シリ
コン膜１５には半導体素子、例えばＭＯＳ｝ランジスタ
が形成されている。
具体的には、凹部１３ａ， １３ｂ上のｆ．ｌｔ結品
シリコン膜１５にはソース又はドレインとしてのｎ＋不
純物領域ｌ６が形成されている。ｎ＋不純物領域１６間
のチャネル領域上にはゲート酸化膜Ｉ７が形成されてい
る。ゲート酸化１１１１１７上にはゲート電極１８が形
成されている。なお、ゲート電極ｌ８は不純物がドープ
された多結晶シリコンから構成することができる。そし
て、これらｎ＋不純物領域ｔ６、ゲート酸化膜ｌ７及び
ゲート電極１８によりＭＯＳトランジスタが構成される
。さらに、全面には層間絶縁膜ｌ９か形成されている。
シリコン膜１５にはソース又はドレインとしてのｎ＋不
純物領域ｌ６が形成されている。ｎ＋不純物領域１６間
のチャネル領域上にはゲート酸化膜Ｉ７が形成されてい
る。ゲート酸化１１１１１７上にはゲート電極１８が形
成されている。なお、ゲート電極ｌ８は不純物がドープ
された多結晶シリコンから構成することができる。そし
て、これらｎ＋不純物領域ｔ６、ゲート酸化膜ｌ７及び
ゲート電極１８によりＭＯＳトランジスタが構成される
。さらに、全面には層間絶縁膜ｌ９か形成されている。
層間絶縁膜１９には、凹部１３ａ上にコンタクトホール
２０が形成されている。なお、コンタクトホール２０は
、層間絶縁膜ｌ９を貫通し、少なくともｎ“不純物領域
ｌ６に達するように形成される。さらに、コンタクトホ
ール２０内にＡｆｌ配線２１が形成され、ｎ゛不純物領
域１ＢとＡＮ配線２１とのコンタクトが取られている。
２０が形成されている。なお、コンタクトホール２０は
、層間絶縁膜ｌ９を貫通し、少なくともｎ“不純物領域
ｌ６に達するように形成される。さらに、コンタクトホ
ール２０内にＡｆｌ配線２１が形成され、ｎ゛不純物領
域１ＢとＡＮ配線２１とのコンタクトが取られている。
次に、第１図（ａ）及び（ｂ）乃至第３図（ａ）及び（
ｂ）を参照しながら本発明に係わるＳＯＩ型ＭＯＳ半導
体装置の製造方法について詳細に説明する。ここで、第
２図（ｂ）は同図（ａ）のｍ−ｎ−線に沿う断面図を示
し、第３図（ｂ）は同図（ａ）のｍ−ｍ ＝線に沿う断
面図を示している。
ｂ）を参照しながら本発明に係わるＳＯＩ型ＭＯＳ半導
体装置の製造方法について詳細に説明する。ここで、第
２図（ｂ）は同図（ａ）のｍ−ｎ−線に沿う断面図を示
し、第３図（ｂ）は同図（ａ）のｍ−ｍ ＝線に沿う断
面図を示している。
まず、第２図（ａ）及び（ｂ）に示すように、シリコン
基板１１上に膜厚約１μｍの熱酸化膜又はＣＶＤ酸化膜
ｌ２を堆積形成する。この後、コンタクトホール形成領
域の直下及び拡散層配線形成領域となる部分の熱酸化膜
又はＣＶＤ酸化膜１２をフォトリソグラフ工程により約
０．５μｍエッチングし、凹部１３ａ， １３ｂを形
成する。さらに、全面に第１の多結晶シリコン膜を堆積
形成した後、不純物をドーピングする。また、全面エッ
チバックを行うことにより、凹部１３ａ， １３ｂに
は不純物がドープされた第１の多結晶シリコン（導電体
）１４ａ， ＋４ｂが埋め込まれる。
基板１１上に膜厚約１μｍの熱酸化膜又はＣＶＤ酸化膜
ｌ２を堆積形成する。この後、コンタクトホール形成領
域の直下及び拡散層配線形成領域となる部分の熱酸化膜
又はＣＶＤ酸化膜１２をフォトリソグラフ工程により約
０．５μｍエッチングし、凹部１３ａ， １３ｂを形
成する。さらに、全面に第１の多結晶シリコン膜を堆積
形成した後、不純物をドーピングする。また、全面エッ
チバックを行うことにより、凹部１３ａ， １３ｂに
は不純物がドープされた第１の多結晶シリコン（導電体
）１４ａ， ＋４ｂが埋め込まれる。
次に、第３図（ａ）及び（ｂ）に示すように、全面に非
結晶シリコン膜を約５００入堆積形成する。この後、レ
ーザアニール、電子ビームアニル等により前記非結晶シ
リコン膜を結晶化し、ｌｉ結晶シリコン膜ｌ５を形成す
る。また、この単結晶シリコン膜【５をフォトリソグラ
フ工程を用いて島状にエッチングすることにより、素子
能動領域を形成する。さらに、熱酸化法を用いてゲート
酸化膜１７を形成した後、全面には第２の多結晶シリコ
ン膜を堆積形成する。また、前記第２の多結晶シリコン
膜を導電体にするためリン（Ｐ）を拡散する。この後、
フォトリソグラフ工程を用いてゲート電極ｌ８及び多結
晶シリコン配線（図示せず）を形成する。さらに、この
ゲート電極１８をマスクにしてリン又はヒ素（Ａｓ）を
イオン注入し、ソース又はドレインとしてのｎ゛不純物
領域ｌ６を形成する。
結晶シリコン膜を約５００入堆積形成する。この後、レ
ーザアニール、電子ビームアニル等により前記非結晶シ
リコン膜を結晶化し、ｌｉ結晶シリコン膜ｌ５を形成す
る。また、この単結晶シリコン膜【５をフォトリソグラ
フ工程を用いて島状にエッチングすることにより、素子
能動領域を形成する。さらに、熱酸化法を用いてゲート
酸化膜１７を形成した後、全面には第２の多結晶シリコ
ン膜を堆積形成する。また、前記第２の多結晶シリコン
膜を導電体にするためリン（Ｐ）を拡散する。この後、
フォトリソグラフ工程を用いてゲート電極ｌ８及び多結
晶シリコン配線（図示せず）を形成する。さらに、この
ゲート電極１８をマスクにしてリン又はヒ素（Ａｓ）を
イオン注入し、ソース又はドレインとしてのｎ゛不純物
領域ｌ６を形成する。
次に、第１図（ａ）及び（ｂ）に示すように、全面に層
間絶縁膜ｌ９を堆積形成した後、フォトリソグラフ工程
を用いて凹部１３ａ上の層間絶縁膜１９にコンタクトホ
ール２０を形戊する。また、コンタクトホール２０内に
ＡｆＩ配線２１を形成し、ｎ゛不純物領域ｌ６とＡｌ配
線２ｌとのコンタクトを取る。
間絶縁膜ｌ９を堆積形成した後、フォトリソグラフ工程
を用いて凹部１３ａ上の層間絶縁膜１９にコンタクトホ
ール２０を形戊する。また、コンタクトホール２０内に
ＡｆＩ配線２１を形成し、ｎ゛不純物領域ｌ６とＡｌ配
線２ｌとのコンタクトを取る。
このような構或によれば、拡散層配線は、薄く形成され
たｒ１ｔ結昂シリコン膜ｌ５に形成されることなく、熱
酸化膜又はＣＶＤ酸化Ｂ！２に形成された凹部１３ｂに
形成されている。即ち、拡散層配線は、熱酸化膜又はＣ
ＶＤ酸化膜１２の凹部１３ｂに埋め込まれた第１の多結
晶シリコン＋４ｂにより構或される。これにより、拡散
層配線の配線抵抗を小さくすることが可能になると共に
、設計の自由度が上るため高集積化にとっても有利にな
る。
たｒ１ｔ結昂シリコン膜ｌ５に形成されることなく、熱
酸化膜又はＣＶＤ酸化Ｂ！２に形成された凹部１３ｂに
形成されている。即ち、拡散層配線は、熱酸化膜又はＣ
ＶＤ酸化膜１２の凹部１３ｂに埋め込まれた第１の多結
晶シリコン＋４ｂにより構或される。これにより、拡散
層配線の配線抵抗を小さくすることが可能になると共に
、設計の自由度が上るため高集積化にとっても有利にな
る。
また、Ａｊ７配線２ｌとｎ“不純物領域ｉ６とのコンタ
クトをとるためのコンタクトホール２ｏ直下には、第１
の多結晶シリコン１４ａの埋め込まれた凹部１３ａが形
成されている。このため、Ｒ Ｉ Ｅ ″．Ｉｒによっ
て形成されるコンタクトホールは、ソース又はドレイン
としてのｎ＋不純物領域１Ｇを突き抜けて形成されても
、凹部１３ａに第１の多結晶シリコン １４ａが存在す
るため、その下の熱酸化膜又はＣＶＤ酸化膜Ｉ２に達す
ることはない。よって、Ａｇ配線２ｌとｎ＋不純物領域
１６とのコンタクト部分の面積が小さくなることはなく
、ＡＪ配線２１トｎ＋不純物領域１Ｇとのコンタクト抵
抗が大きくなるのを防ぐことができる。
クトをとるためのコンタクトホール２ｏ直下には、第１
の多結晶シリコン１４ａの埋め込まれた凹部１３ａが形
成されている。このため、Ｒ Ｉ Ｅ ″．Ｉｒによっ
て形成されるコンタクトホールは、ソース又はドレイン
としてのｎ＋不純物領域１Ｇを突き抜けて形成されても
、凹部１３ａに第１の多結晶シリコン １４ａが存在す
るため、その下の熱酸化膜又はＣＶＤ酸化膜Ｉ２に達す
ることはない。よって、Ａｇ配線２ｌとｎ＋不純物領域
１６とのコンタクト部分の面積が小さくなることはなく
、ＡＪ配線２１トｎ＋不純物領域１Ｇとのコンタクト抵
抗が大きくなるのを防ぐことができる。
なお、前記実施例では、ｎチャネルのＳＯＩ型ＭＯＳ半
導体装置について述べてきたが、ｐチャネル型又は相捕
型のＭＯＳ半導体装置であっても本発明を適用すること
ができる。また、多結晶シリコン １４ａ． １４ｂ
は独自に不純物をドーピングして形成したが、イオン注
入法によりｎ＋不純物領域ｌ６の形戊と同時に形成して
もよい。さらに、凹部１３ａ． １３ｂに埋め込まれ
る導電体は多結晶シリコンに限らず、単結晶シリコン、
非結晶シリコン、シリサイド、ポリサイド、高融点金属
等であってもよい。
導体装置について述べてきたが、ｐチャネル型又は相捕
型のＭＯＳ半導体装置であっても本発明を適用すること
ができる。また、多結晶シリコン １４ａ． １４ｂ
は独自に不純物をドーピングして形成したが、イオン注
入法によりｎ＋不純物領域ｌ６の形戊と同時に形成して
もよい。さらに、凹部１３ａ． １３ｂに埋め込まれ
る導電体は多結晶シリコンに限らず、単結晶シリコン、
非結晶シリコン、シリサイド、ポリサイド、高融点金属
等であってもよい。
［発明の効果］
以上、説明したように、本発明のＳＯＩ型半導体装置及
びその製造方法によれば、次のような効果を奏する。
びその製造方法によれば、次のような効果を奏する。
薄く形成された単結晶シリコン膜に拡散層配線を形成す
ることなく、その直下の絶縁膜に凹部を形成し、この凹
部に拡散層配線を形成している。
ることなく、その直下の絶縁膜に凹部を形成し、この凹
部に拡散層配線を形成している。
このため、拡散層配線の配線抵抗が小さくなると共に、
設計の自由度が向上し、高集積化にとっても有利になる
。
設計の自由度が向上し、高集積化にとっても有利になる
。
また、導電体が埋め込まれた凹部上にコンタクトホール
を形成している。このため、コンタクトホールがソース
又はドレインとしてのｎ＋不純物領域を突き抜けて形成
されても、コンタクト部分の面積が小さくなることはな
い。
を形成している。このため、コンタクトホールがソース
又はドレインとしてのｎ＋不純物領域を突き抜けて形成
されても、コンタクト部分の面積が小さくなることはな
い。
即ち、コンタクト抵抗を大きくすることなく、かつ、拡
散層配線の配線抵抗を大きくすることなく製作できるよ
うな高速、高性能、高品質のＳＯＩ型ＭＯＳ半導体装置
を提供することができる。
散層配線の配線抵抗を大きくすることなく製作できるよ
うな高速、高性能、高品質のＳＯＩ型ＭＯＳ半導体装置
を提供することができる。
第１図（ａ）は本発明の一実施例に係わるＳＯＩ型ＭＯ
Ｓ半導体装置を示す平面パターン図、第１図（ｂ）は前
記第１図（ａ）の１−１″線に沿う断面図、第２図（ａ
）は本発明の一丈施例に係わるＳＯＩ型ＭＯＳ半導体装
置の製造方法を説明するための平面パターン図、筆２図
（ｂ）は前記第２図（ａ）のｎ−ｎ＝線に沿う断面図、
第３図（ａ）は本発明の一実施例に係わるＳＯＩ型ＭＯ
Ｓ半導体装置の製造方法を説明するための平面パターン
図、第３図（ｂ）は前記第３図（ａ）のｍ−ｍ ”線に
沿う断面図、第４図乃至び第６図は、それぞれ従来のＳ
ＯＩ型ＭＯＳ半導体装置を示す断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜又はＣＶ
Ｄ酸化膜、１３ａ， １３ｂ−．．凹部、１４ａ， １
４ｂ −・・導電体、Ｉ５・・・単結晶シリコン膜、ｌ
７・・・ゲート酸化膜、ｌ８・・・ゲート電極、ｌ９・
・・層間絶縁膜、２０・・・コンタクトホール、２１・
・・Ａｐ配線。 １４ｂ １８ ２０ （ａ）
Ｓ半導体装置を示す平面パターン図、第１図（ｂ）は前
記第１図（ａ）の１−１″線に沿う断面図、第２図（ａ
）は本発明の一丈施例に係わるＳＯＩ型ＭＯＳ半導体装
置の製造方法を説明するための平面パターン図、筆２図
（ｂ）は前記第２図（ａ）のｎ−ｎ＝線に沿う断面図、
第３図（ａ）は本発明の一実施例に係わるＳＯＩ型ＭＯ
Ｓ半導体装置の製造方法を説明するための平面パターン
図、第３図（ｂ）は前記第３図（ａ）のｍ−ｍ ”線に
沿う断面図、第４図乃至び第６図は、それぞれ従来のＳ
ＯＩ型ＭＯＳ半導体装置を示す断面図である。 １１・・・シリコン基板、１２・・・熱酸化膜又はＣＶ
Ｄ酸化膜、１３ａ， １３ｂ−．．凹部、１４ａ， １
４ｂ −・・導電体、Ｉ５・・・単結晶シリコン膜、ｌ
７・・・ゲート酸化膜、ｌ８・・・ゲート電極、ｌ９・
・・層間絶縁膜、２０・・・コンタクトホール、２１・
・・Ａｐ配線。 １４ｂ １８ ２０ （ａ）
Claims (4)
- （１）半導体基板と、この半導体基板上に形成される絶
縁膜と、この絶縁膜に形成される拡散層配線と、前記拡
散層配線及び絶縁膜上に形成される半導体膜と、この半
導体膜に形成される半導体素子と具備したことを特徴と
するＳＯＩ型半導体装置。 - （２）半導体基板と、この半導体基板上に形成される、
凹部を有する絶縁膜と、前記凹部を埋め込むように形成
される導電体と、前記導電体及び絶縁膜上に形成される
半導体膜と、前記凹部上の前記半導体膜に形成される不
純物領域と、前記半導体膜及び不純物領域上に形成され
る層間絶縁膜と、前記層間絶縁膜を貫通し、少なくとも
前記不純物領域に達するような、前記凹部上に形成され
るコンタクトホールと、このコンタクトホールに形成さ
れる電極配線とを具備することを特徴とするＳＯＩ型半
導体装置。 - （３）半導体基板上に絶縁膜を形成する工程と、この絶
縁膜に凹部を形成する工程と、この凹部に導電体を埋め
込んで拡散層配線を形成する工程と、前記拡散層配線及
び絶縁膜上に半導体膜を形成する工程と、この半導体膜
に半導体素子を形成する工程とを具備することを特徴と
するＳＯＩ型半導体装置の製造方法。 - （４）半導体基板上に絶縁膜を形成する工程と、この絶
縁膜に凹部を形成する工程と、この凹部に導電体を埋め
込む工程と、前記導電体及び絶縁膜上に半導体膜を形成
する工程と、前記凹部上の前記半導体膜に不純物領域を
形成する工程と、前記半導体膜及び不純物領域上に層間
絶縁膜を形成する工程と、前記凹部上に前記層間絶縁膜
を貫通し少なくとも前記不純物領域に達するようなコン
タクトホールを形成する工程と、このコンタクトホール
に電極配線を形成する工程とを具備することを特徴とす
るＳＯＩ型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230534A JP2509708B2 (ja) | 1989-09-07 | 1989-09-07 | Ｓｏｉ型半導体装置及びその製造方法 |
| US07/684,932 US5191397A (en) | 1989-09-07 | 1990-09-04 | SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region |
| PCT/JP1990/001124 WO1993017458A1 (en) | 1989-09-07 | 1990-09-04 | Soi-type semiconductor device and method of producing the same |
| KR1019900014130A KR940002839B1 (ko) | 1989-09-07 | 1990-09-07 | Soi형 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230534A JP2509708B2 (ja) | 1989-09-07 | 1989-09-07 | Ｓｏｉ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0395937A true JPH0395937A (ja) | 1991-04-22 |
| JP2509708B2 JP2509708B2 (ja) | 1996-06-26 |
Family
ID=16909256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230534A Expired - Lifetime JP2509708B2 (ja) | 1989-09-07 | 1989-09-07 | Ｓｏｉ型半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2509708B2 (ja) |
| KR (1) | KR940002839B1 (ja) |
| WO (1) | WO1993017458A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406102A (en) * | 1993-06-22 | 1995-04-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
| JP2013077817A (ja) * | 2011-09-16 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013077815A (ja) * | 2011-09-16 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194366A (ja) * | 1984-10-16 | 1986-05-13 | Toshiba Corp | 薄膜トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125663A (ja) * | 1983-01-05 | 1984-07-20 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JPS63265464A (ja) * | 1987-04-23 | 1988-11-01 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1989
- 1989-09-07 JP JP1230534A patent/JP2509708B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-04 WO PCT/JP1990/001124 patent/WO1993017458A1/ja unknown
- 1990-09-07 KR KR1019900014130A patent/KR940002839B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194366A (ja) * | 1984-10-16 | 1986-05-13 | Toshiba Corp | 薄膜トランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406102A (en) * | 1993-06-22 | 1995-04-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
| JP2013077817A (ja) * | 2011-09-16 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013077815A (ja) * | 2011-09-16 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1993017458A1 (en) | 1993-09-02 |
| KR910007140A (ko) | 1991-04-30 |
| KR940002839B1 (ko) | 1994-04-04 |
| JP2509708B2 (ja) | 1996-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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