JPS63237533A - ２−６族化合物膜の選択形成方法 - Google Patents

２−６族化合物膜の選択形成方法

Info

Publication number
JPS63237533A
JPS63237533A JP62071991A JP7199187A JPS63237533A JP S63237533 A JPS63237533 A JP S63237533A JP 62071991 A JP62071991 A JP 62071991A JP 7199187 A JP7199187 A JP 7199187A JP S63237533 A JPS63237533 A JP S63237533A
Authority
JP
Japan
Prior art keywords
film
nucleation
group
compound film
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62071991A
Other languages
English (en)
Inventor
Hiroyuki Tokunaga
博之 徳永
Takao Yonehara
隆夫 米原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP62071991A priority Critical patent/JPS63237533A/ja
Priority to EP88302719A priority patent/EP0284435B1/en
Priority to CA000562512A priority patent/CA1322937C/en
Priority to DE3856041T priority patent/DE3856041T2/de
Publication of JPS63237533A publication Critical patent/JPS63237533A/ja
Priority to US07/686,868 priority patent/US5100691A/en
Priority to US07/818,530 priority patent/US5334864A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02557—Sulfides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/0256—Selenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/032—Inorganic materials including, apart from doping materials or other impurities, only compounds not provided for in groups H01L31/0272 - H01L31/0312
    • H01L31/0322—Inorganic materials including, apart from doping materials or other impurities, only compounds not provided for in groups H01L31/0272 - H01L31/0312 comprising only AIBIIICVI chalcopyrite compounds, e.g. Cu In Se2, Cu Ga Se2, Cu In Ga Se2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1828—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIBVI compounds, e.g. CdS, ZnS, CdTe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1828—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIBVI compounds, e.g. CdS, ZnS, CdTe
    • H01L31/1832—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIBVI compounds, e.g. CdS, ZnS, CdTe comprising ternary compounds, e.g. Hg Cd Te
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/541—CuInSe2 material PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/543—Solar cells from Group II-VI materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Electromagnetism (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は堆積膜の選択形成方法に係り、特にＩＩ　−Ｖ
Ｉ族化合物の堆積膜を自己整合的に形成する選択形成方
法に関する。
本発明による堆積膜の選択形成方法は、例えば半導体集
積回路、光集積回路等に使用される薄膜の作製に適用さ
れる。
〔従来の技術］ 第５図は、従来のフォトリソグラフィによる薄膜形成方
法を示す工程図である。
まず、第５図（Ａ）　に示すような均一な組成の材料種
から成る基板１を洗浄し、続いて、種々の薄膜堆積法（
真空蒸着法、スパッタリング法、プラズマ放電法、ＭＢ
Ｅ法、ＣＶＤ法等）によって基板１の全面に薄膜２を堆
積させる［同図（Ｂ）］。
続いて、薄ｇ２上にフォトレジスト３を塗布し［同図（
Ｃ）］、所望パターンのフォトマスクを用いてフォトレ
ジスト３を感光させ、現像によってフォトレジスト３を
部分的に除去する［同図（Ｄ）］。
残留しているフォトレジスト３をマスクとして、薄膜２
をエツチングし、所望パターンの薄膜２を形成する［同
図（Ｅ）］。
このようなフォトリソグラフィ工程を繰返すことで、所
望パターンの薄膜を積層し、集積回路を構成する。その
際、各層の薄膜の位置合せが素子の特性にとって極めて
重要な要因となる。特に、超ＬＳＩのようにサブミクロ
ンの精度が要求される場合では、位置合せとともに各層
の薄膜の形状の精度も極めて重要となる。
しかしながら、上記従来の薄膜形成方法では、必要なフ
ォトマスクの位置合せを精度良く行うことが困難であり
、またエツチングにより所望パターンの薄膜を形成して
いるために、形状の精度も不十分である。
第６図は、従来のりフトオフを用いた薄膜形成方法を示
す工程図である。
まず、基板１にフォトレジスト４を塗布し［第６図（Ａ
）］、フォトリソグラフィにより所望パターンのフォト
レジスト４を除去する［同図（Ｂ）］。
続いて、薄膜堆積法により薄膜５を堆積させ［同図（Ｃ
）］、残留フォトレジスト４を溶解除去する。これによ
って残留フォトレジスト４上の薄膜が同時に除去され、
所望パターンの薄膜５が形成される。以上の工程を繰返
して集積回路が構成される。
しかしながら、このような薄膜形成方法は、フォトレジ
スト上に薄膜の形成を行うために、フォトレジストの耐
用温度以下で薄膜の堆積を行う必要があり、堆積法が大
きく制約される。また、フォトレジストを除去する際に
、残留する薄膜の形状が影響を受けるために、形状の精
度が不十分となる。また、薄膜の側壁部や内部がフォト
レジストの成分であるカーボン等によって汚染される可
能性が高い等の問題点も有している。
また、選択堆積法としては、単結晶基板を部分的に非晶
質薄膜で覆い、単結晶基板の露出部分にのみ基板材料と
同一の材料を選択的にエピタキシャル成長させる方法が
知られている。例えば、シリコン単結晶基板を部分的に
シリコン酸化物で覆って選択的にシリコンを成長させる
選択エピタキシャル成長（ＳＥＧ）法（Ｂ、Ｄ、Ｊｏｙ
ｃｅ　＆　Ｊ、Ａ、Ｂａ１ｄｒａｙ。
Ｎａｔｕｒｅ　ｖｏｌ、１９５，４８５．１９６２）、
ＧａＡｓ基板をＳｉｎ、　。
Ｓｉ３Ｎ４等の非晶質薄膜で部分的に覆って選択的にＧ
ａＡｓをエピタキシャル成長させる方法（Ｐ、Ｒａ１−
Ｃｈｏｕｄｈｕｒｙ　＆　Ｄ、に、５ｃｈｒｏｄｅｒ　
Ｊ、Ｅｌｅｃｔｒｏｃｈｅｍ、　Ｓｏｃ。
１１８．１０７，１９７１）等ある。
しかしながら、これらの選択堆積法は、単結晶基板の露
出表面から同種の単結晶半導体を選択的に成長させるも
のであるために、下地となる堆積面は単結晶半導体に限
定され、多結晶基板、非晶質絶縁基板には適用されない
。
［発明が解決しようとする問題点］ このように従来の堆積膜形成法は使用し得る基板が制限
され、さらに形成された堆積膜のパターンの形状、寸法
精度にも問題があった。本発明はこのような従来の問題
点を解決し、下地基板の結晶性に関係なく、基板上の任
意の部分に、任意の形状のＩＩ　−ＶＩ族化合物膜を自
己整合的に形成する方法を提供することを目的とする。
〔問題点を解決するための手段］ 上述した従来の問題点を解決するために、本発明による
ＩＩ　−ＶＩ族化合物膜の形成方法は、核形成密度の小
さい非核形成面（ＳＮ。、）と、非核形成面（ＳＨｏｓ
）の核形成密度（ＮＤＳ）より大きな核形成密度（ＮＤ
Ｌ）を有する核形成面（Ｓ、１ＤＬ）とを有する基体に
、化合物膜形成処理を施して、核形成面（！ＩＩＤＬ）
上にのみＩｔ−ＶＩ族化合物膜を選択形成することを特
徴とする。
［作用］ 本発明においては、核形成密度差を利用して核形成面上
にｒｉ　−ＶＩ族化合物膜を選択的に形成するので、下
地基板は単結晶に限定されることなく、非晶質絶縁物を
使用することもできる。また形成されるＩＩ　−ＶＩ族
化合物膜のパターンは核形成面のパターンに従うので、
所望のパターンのＩＩ　−ＶＩ族化合物膜を形成するこ
とかできる。
［実施例］ 本発明が対象とするＩＩ−ＶＩ族化合物は２元素化合物
に限られず、３元素もしくはそれ以上の多元素ＩＩ−Ｖ
Ｉ族混晶化合物をも含むものである。またＩＩ族元素を
Ｉ族元素とＨ１族元素で置換したＣｕＧａＳ２のような
パイライト形ｌ−１１１−ＶＩ族化合物をも含むもので
ある。一般に堆積膜形成過程は次のように考えられてい
る。
堆積面の基板が飛来する原子と異なる種類の材料、特に
非晶質材料である場合、飛来する原子は基板表面を自由
に拡散し、または再蒸発する。そして原子同志の衝突の
末、核が形成され、その自由エネルギＧの変化ΔＧが最
大となるような核（安定核）の大きさｒｃ以上になると
、ΔＧは減少し、核は安定に三次元的に成長を続け、島
状となる。
核を形成することによって生ずる自由エネルギＧの変化
ΔＧは、 Ｇ＝　４πｆ（θ）（（７，ｒ２＋ｌ／３−　ｇｖ　−
ｒ’）ｆ（θ）　＝　１／４　（２−３ｃｏｓθ＋ｃｏ
ｓ’θ）ただし、ｒ：核の曲率半径 θ：核の接触角 ｇｖ：単位堆積当りの自由エネルギ σ。：核と真空間の表面エネルギ と表わされる。ΔＧの変化の様子を第７図に示す。同図
において、ΔＧが最大値であるときの安定核の曲率半径
が「Ｃである。
このように核が成長して島状になり、更に成長して島同
志が接触して網目状に基板表面を覆い、最後に連続膜と
なって基板表面を完全に覆う。このような過程を経て基
板上に薄膜が堆積する。
上述したような堆積過程において、基板表面の単位面積
当りに形成される核の密度は、飛来原子と基板との相互
作用に大きく依存し、また温度をはじめとする堆積条件
にも大きく影響される。
そこで堆積膜の材料と基板材料との種類を適当に選択し
、また温度、圧力、ガス種等の堆積条件を適当に設定す
ることで、核形成密度（あるいは核形成速度）を決める
ことができる。従って、一種類の堆積材料を用い、上記
核形成密度が大きく異なるような多種類の基板材料から
成る堆積面に当該堆積材料を堆積させようとすると、堆
積膜は核形成密度の高低によって選択的に形成される。
例えば、次のようにして選択的に形成される。
第１図（Ａ）〜（Ｄ）は、本発明による堆積膜の選択形
成方法の概略的説明図である。
まず、堆積面を構成する二種類の材料をＡおよびＢ、堆
積材料をＣとし、ある一定の堆積条件の下で堆積材料Ｃ
の核形成密度が材料ＡおよびＢで大幅に異なるように、
上記材料Ａ、ＢおよびＣを選択する。ここでは材料Ａで
の核形成密度は十分に大きく、材料Ｂでの核形成密度は
無視できる程度に小さいとする。
第１図（＾）において、基板１上に薄膜形成法により材
料Ｂの薄膜６を堆積させ、その上に、集束イオンビーム
注入技術を用い、所望パターンで材料Ａのイオンを注入
する。
これによって同図（Ｂ）に示すように、材料Ｂの薄膜６
に、材料Ａの領域７が所望パターンで形成される。
このように堆積面に所望パターンの材料Ａを形成する方
法としては、同図（Ｃ）に示すように、材料Ｂ上にマス
ク８を所望パターンで形成し、全面に材料Ａのイオンを
注入して同図（Ｂ）に示す堆積面を形成してもよい。
また、材料Ｂ上に材料Ａの薄膜を形成し、材料Ａの薄膜
をフォトリングラフィによって所望パターンに形成して
もよい。
同図（Ｂ）に示すように、堆積面が材料ＡおよびＢによ
って所望パターンで構成されると、所定の堆積条件で材
料Ｃを堆積させる。この時、材料Ｂの薄１１ｉ６上には
材料Ｃは堆積しな・い。
これは、材料Ｃの飛来原子が、安定核になるまでに再蒸
発してしまうか、またはＣ原子が材料Ｂと反応して蒸気
圧の高い物質が形成され、材料Ｂをエツチングするため
と考えられる。
こうして材料Ａの領域７上だけに材料Ｃが堆積し、その
結果材料Ａの領域７のパターンと同一パターンの堆積膜
９が自己整合的に形成される。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
火適■ユ 第２図を参照して本発明の第１の実施例とじてＳｉＯ２
上へのＣｄＳｅ膜の形成法を説明する。
まず高融点ガラス、石英、アルミナ、セラミックスなど
からなる高温に耐える基板１上に、シラン（ＳＩＩＩ４
）と酸素（０，）を用いた通常のＣＶＯ（化学気相法）
によって、５ｉｎ２膜ｌＯを約１０００堆積度堆積する
［第２図（＾）１゜ＳｉＯ２上のＣｄＳｅの核形成密度
（ＮＤＳ）は小さく、このＳｉｎ、膜ｌＯが非核形成面
（ＳＮｏｓ）　となる。
次にフォトレジスト１１で所望のパターンにＳｉｎ２Ｍ
１００表面をマスクする［第２図（Ｂ）］。
イオンインプランタを用いて５ｅ２−イオン１２を打込
む、、５ｅ２−イオンは露出された表面にのみ打込まれ
る［第２図（Ｃ）］。打込み量はＩ　Ｘ　１０”／　ｃ
ｍ”以上が望ましい。Ｓｅ”’イオンの打込まれないＳ
ｉＯ２表面１３ではＣｄＳｅの核形成密度（ＮＯ，）は
小さく、この部分が非核形成面（ＳＮｏｓ）となる。一
方、Ｓｅ’−イオンが打込まれた領域１４では非核形成
面（５ｓｏｓ）１３より大きな核形成密度（ＮＤＬ）を
もち、この部分が核形成面（ＳＮＤＬ）となる。
フォトレジスト１１を剥離した後、基板１をＰＣｊｌｓ
雰囲気中で約４５０℃でｌＯ分間程度熱処理し、表面を
清浄化する［第２図（Ｄ）］。
ついで基板１を５００℃に加熱しながら、基板表面にキ
ャリアガスＨ２とともにジエチルカドミウム（ＤＥＣｄ
）と水素化セレン（Ｈ２Ｓｅ）をモル比で１：３〜Ｂの
比で流し、ＭＯｆｌ：Ｖｆｌ　　（有機金属化学気相）
法によってＣｄ５ｅｌｌｉを成長させる。反応圧力は１
０Ｔｏｒｒとした。第２図（Ｅ）　に示すように、Ｃｄ
Ｓｅ膜１５はＳｅ”−イオンを打込んで形成した核形成
面（ＳＮＤＬ）　１４上にのみ形成され、非核形成面（
ＳＮｏｇ）　１３すなわちＳｔ”−イオンの打込まれて
いないＳｉｎ、表面上にはＣｄ５ｅｌｌｉは形成されな
かった。
従って、５ｅ２−イオンを所望のパターンで打込むこと
によって、非晶質の絶縁体であるＳｉＯ２上に任意の形
状、寸法の［ｄＳｅ膜を選択的に形成することができる
。
基板温度は４００〜５００℃９反応圧力は１０〜３０Ｔ
ｏｒｒの範囲で膜形成が可能である。
実施例２ 第３図を参照して、本発明の実施例としてのＣｄＳｅ８
Ｍトランジスタの作製工程を説明する。
まず基板１の上に真空蒸着法によってＡｌ１膜を約１０
００人堆積し、通常のフォトリソグラフィ技術によって
パターニングしてゲート電極１６を形成する［第３図（
Ａ）］。
ついでスパッタリング法によってＳｉＯ，膜１７を約３
０００人堆積し、ゲート酸化膜とする〔第３図（Ｂ）〕
。
ＳｉＯ２［１７上をフォトレジスト１８でマスクし、ト
ランジスタ形成領域だけにイオンプランタ−を使ってＳ
ｅ’−イオン１Ｂ　５ｉＯｚ中へ打込む。打込み量は１
　ｘ　１０”／ｃｍ’以上が望ましい。このようにして
大きな核形成密度（ＮＤＬ）を有する核形成面（ＳＮＤ
Ｌ）がＳｉＯ２面上に形成される［第３図（Ｃ）］。
フォトレジストを剥離した後、ＰＣＩＬ３雰囲気中で約
４５０℃、１０分間程度熱処理して表面を清浄化する。
次にＭＯＣＶＤ法によってＣｄ５ｅｐを選択成長させる
。原料ガスとしてジエチルカドミウム（ＤＥＣｄ）とＨ
２Ｓｅを用い、両者の混合比を１：３〜６（モル比）と
してキャリアガスＨ２と共に基板上に供給する。この時
キャリアガスＨ２にＩＩｃＪＺを１〜２％加えると形成
されるＣｄＳｅの結晶性を改善できる。反応圧力は５〜
３０Ｔｏｒｒ、基板温度は４００〜５５０℃とする。こ
うして第３図（Ｄ）　　に示すように小さい核形成密度
（ＮＤＳ）をもつ５ｔＣｈ面は非核形成面（Ｓ、４．、
、ｓ）となり、より大きな核形成密度（Ｎａｔ、）をも
つイオン打込部分が核形成面（ＳＮＯＬ）をとり、Ｃｄ
３ｅ２１は選択的に核形成面（ＳＮｏＬ）２０上にのみ
形成される。
次に５ｉ（ｈ膜１７およびＣｄＳｅ膜２０の全面にｌｌ
］５ｉ２２を真空蒸着によって形成する［第３図（Ｅ）
］。
最後にフォトリソグラフィ技術により、　ｌ膜２２を加
工してソース電極２３．ドレイン電極２４を形成すると
薄膜トランジスタが完成する［第３図（Ｆ）］。
このように本発明の方法によれば、ＣｄＳｅ膜を核形成
面（ＳＮＯＬ）上にのみ選択的に形成できるので、従来
法と異ってＣｄＳｅを化学的にエツチングすることなく
薄膜トランジスタを作製できる。そのために従来法に比
べて、良質の薄膜トランジスタを歩留りよく作製できる
。
因】０汁且 第４図は本発明の他の実施例の成膜工程を説明する図で
ある。
まず実施例１と同様に、高融点ガラス、石英。
アルミナ、セラミックスなどからなる高温に耐える基板
１の表面に、ＳｉＨ４と０２を用いたＣＶＤ法によフて
５ｊＯｚＪｌｉ２５を１０００人程度堆積する［第４図
（Ａ）１゜ 次に、アーク放電型イオンブレーティング装置を用いて
、５ｉｎ２膜２５上に＾１２０３．膜を堆積する。
装置内を１０−’Ｔｏｒｒまで排気した後、０２ガスを
１〜３　Ｘ　１０−’Ｔｏｒｒまで導入し、イオン化電
ｆ！５０Ｖ、基板電位−５０ｖ、出力５００Ｗで、４０
０℃に加熱した基板上にＡ４，０．　＠２６を約３（１
０人堆積する［第４図（８）］。
フォトレジスト２７で所定のパターンにＡＪ２２０３１
ｉ２６上をマスクし、ＨｓＰＯ４：　ＨＮＯ３：　ＣＨ
３１１；ＯＯＨ：Ｈ２０＝１６：１：２：１の溶液でＡ
ＩＬｚ０３膜の露出されている部分をエツチングする［
第４図（Ｃ）］。
い。
フォトレジスト２７を剥離した後、基板１をＰＩ、ＩＬ
３雰囲気中で約４５０℃で１０分間程度熱処理し、表面
を清浄化する［第４図（Ｄ）］。ＳｉＯ□表面２５では
ＣｄＳｅの核形成密度（ＮＤＳ）は小さく、この部分が
非核形成面（ＳＮＤＳ）　　となる。一方、ｌ　２０３
２６は非核形成面（ＳＮＤＳ）　２５より大きな核形成
密度（ＮＤＬ）をもち、この部分が核形成面（ＳＮＩ）
Ｌ）　　となる。
ついで基板１を４００〜５５０℃に加熱しながら、基板
表面にキャリアガスＨ２とともにジエチルカドミウム（
ＤＥＣｄ）と水素化セレン（Ｈ２Ｓｅ）をモル比で！：
３〜ａの比で流し、ＭＯＣＶＤ　　（有機金属化学気相
）法によってＣｄＳｅ膜を成長させる。反応圧力は５〜
３０Ｔｏｒｒとする。第４図（Ｅ）　に示すように、Ｃ
ｄＳｅ膜２ＢはＡｌ１２０．核形成面（ＳＮＤＬ）　２
６上にのみ形成され、非核形成面（ＳＭＤＩ）　２５す
なわちＳｉＯ２表面上には（：ｄＳｅ［は形成されない
。
従って、この実施例の方法によっても、非晶質絶縁体で
ある５ｉＯｚ上に任意の形状、寸法のＣｄ５ｅｌｌ臂を
選択的に形成することができる。
実施例４ Ｓｉ０２上にＺｎＳＳｅ混晶ＩＩ　−ＶＩ族化合物膜を
選択的に形成した。
実施例１と同様にして、基板１上にＳｉＨ，と０２を用
いたＣＶＤ法によってＳｉＯ２膜を約１０００人堆積し
た後、フォトレジストで所望のパターンに表面をマスク
し、イオンプランタ−を用いて５ｅ２−イオンを露出し
ているＳｉｎ、中にＩ　Ｘ　１０”／　ｃｍ２以上打込
む。
ついでレジスト膜を剥離し、基板をＰｆｌ：ｕ　、雰囲
気中で約４５０″Ｃ１ｏ分間程度熱処理して表面を清浄
化する。
ＺｎＳＳｅ混晶に対しても５ｅ２−イオンの打込まれな
いＳｉｎ２部分は小さい核形成密度（ＮＤＳ）をもち、
非核形成面（ＳＮＤＳ）　となる。一方、Ｓｅ”″イオ
ンが打込まれた部分はより大きな核形成密度（ＮＤＬ）
を有し、核形成面（ＳＮｏＪ　となる。
このように核形成密度の差（八ＮＤ）を有する核形成面
（ＳＮＤＬ）　と非核形成面（ＳＮＤＳ）が存在する表
面上に、キャリアガスとしてＨ２を用い、ジメチル亜鉛
（ＤＭＺ）とジメチルセレン（ＤＭＳｅ）およびジエチ
ルサル７　ｙ　（ＤＥＳ）をＤＭＺ：　（ＤＭＳｅ＋Ｄ
ＥＳ）ノ比を１＝８（モル比）として流し、基板温度は
５００℃に加熱しておく。反応圧力は１００Ｔｏｒｒと
した。第２図（Ｅ）に示したと同様に、Ｓａ”イオンを
打込んで形成した核形成面（ＳＮＤＬ）上のみに選択的
に３元液晶＋１−ＶＩｌ族化合物膜Ｚ　ｎ　Ｓ　Ｓ　ｅ
膜が形成された。ＤＭＺ　：（ＤＭＳｅ＋ＤＥＳ）　＋
７）比は１　：　２〜１５．基板温度は４００　ｔ：〜
５５０℃、圧力は５０〜３００　Ｔｏｒｒの範囲で膜形
成が可能である。
ＺｎＳＳｅにおけるＳとＳｅの比は反応ガスＤＥＳとＤ
ＭＳｅの比を変えることによって任意に制御することが
できる。
夾直■互 ＩＩ　−ＶＩ族化合物におけるＩＩ族元素を■族元素と
ＩＩＩ族元素で置換したカルコパイライト形化合物膜を
ＳｉＯ２上に形成した。
これまで述べた各実施例におけると同様に、基板上に５
ｉＯＪ！を形成し、その上に実施例１におけると同様に
部分的に５ｅ２−イオンを打込んで核形成面（Ｓ？１Ｏ
Ｌ）を形成する。または実施例３におけるように、Ｓｉ
ｎ、膜上にＡｌ１２０３膜を設け、バターニングして核
形成面（ＳＮＤＬ）を形成する。このように非核形成面
（ＳＮＤＳ）と核形成面（ＳＮＤＬ）が共存する基板上
の核形成面（ＳＮＤＬ）上にのみ、ＭＯＣＶＤ法によっ
て選択的にカルコバイライト膜を形成する。ＣｕＧａＳ
ｘ膜を形成する場合、反応ガスとしてシクロペンタジェ
ニルトリエチルホスフィン銅（Ｃ，Ｈ，（：ｕＰ（Ｃ２
Ｈ５）　ｓ）　、　　トリメチルガリウム（ＴＭＧ）　
、硫化水素（＋’１２ｓ）をキャリガスＨ２と共に基板
上に供給する。
Ｃ２Ｈ３ＣＬＩＰ　（Ｃ２Ｈ５）　ｓとＴＭＧとは等モ
ル比とし、Ｈ２Ｓの量は前２者の和の数倍程度とする。
反応圧力は１０〜３００Ｔｏｒｒ　、基板温度は４００
〜６５０℃とする。このようにして、ＳｉＯ２上に選択
的にＣＬＩＧａＳｚを形成することができた。
以上の実施例に示したように、本発明によれば、ＩＩ　
−ＶＩ族化合物半導体膜をエツチングすることなく、大
きな核形成密度（ＮＤＬ）を有する核形成面（ＳＮＤＬ
）を所望のパターンに形成し、そのパターンに従った化
合物半導体膜を形成することができる。
以上の実施例においては、ＣＶＤ法によって５１０２膜
を形成する例を示したが、スパッタ法によってＳｉｎ、
膜を形成することもできる。さらに表面をよく平坦化し
た石英そのものを堆積面として用いることもできる。
核形成面（ＳＮＤＬ）を形成するために打込まれるイオ
ン種としては、５ｅ２−イオンだけでなく、■！族元素
のイオン、■族元素のイオン、さらにＩＩＩ族元素のイ
オンやＶ族元素のイオンを用いることもできる。
ＩＩ族元素の原料ガスとしてジメチル亜鉛、ジエチル亜
鉛（Ｚｎ　（Ｃ２Ｈ５）　２）　、ジメチルカドミウム
（Ｃｄ　（ＣＨ３）　２）　、ジエチルカドミウム、ジ
プロピルカドミウム（ｃａ　（Ｃ３Ｈ７）　２）　、ジ
ブチルカドミウム（Ｃｄ　（Ｃ４）１９）２）　、ジメ
チル水銀（Ｈｇ　（ＣＨ３）　２）　、ジエチル水銀（
Ｈｇ　（Ｃ２Ｈｓ）　２）を、■族元素の原料ガスとし
て硫化水素（Ｈ２Ｓ）　、水素化セレン、ジメチルセレ
ン、ジエチルセレン（Ｓｅ　（（：２１１！ｌ）　２）
　、ジメテルルセレナイド（ＣｔｌｓＳｅＣ）Ｉ、）　
、ジメチルテルル（Ｔｅ　（ＣＬ）ｚ）　、ジエチルテ
ルルい、これらの組合せによって、ＩＩ　−　ＶＩ族化
合物ＺｎＳ，ＺｕＴｅ，ＣｄＳ，ＣｄＴｅ，ＨｇＳｅの
膜およびこれらの混晶化合物膜を核形成面（ＳＮＤＬ）
上に選択形成することができる。ＺｎＯ膜の選択形成も
可能である。
混晶化合物半導体を、実施例２と同様にＳｉ０２上に設
けたＡｌ１　２０３を核形成面（ＳＮＤＬ）として、そ
の上に選択形成できることは言うまでもない。
さらに上述した各実施例においては、ＣｄＳｅおよびＺ
ｎＳＳｅ膜の選択形成の工程にＭＯＣＶＩｌ法を用いた
例を示したが、本発明のＩＩ−ＶＩ族化合物膜の選択形
成はＭＢＥ　　（分線エピタキシ）法やＬＰＥ　　（液
相成長）法を用いても全く同じ原理で行うことができる
。
［発明の効果］ 以上詳細に説明したように、本発明によるＩＩ　−■族
化合物膜の選択形成方法は、ＩＩ−ＶＩ族化合物の堆積
面材料の種類による核形成密度の差（△ＮＤ）を利用し
て、所望パターンの堆積膜を自己整合的に形成できるた
めに、所望パターンの堆積膜が高精度に形成でき、特に
高集積回路を構成する上で極めて有利である。さらに、
堆積面の材料を単結晶だけに限定する必要はなく、核形
成密度差を有する核形成面（ＳＮＤＬ）材料と非核形成
面（ＳＮｏｓ）材料とを選択することで、非晶質絶縁物
上にもＩＩ　−　ＶＩ族化合物の堆積膜を選択的に高精
度で形成できる。
特に、化学的エツチングによる影習が大きい化合物半導
体の場合、膜そのものをエツチングすることなしにパタ
ーンを形成できるので、作られた膜の化学的安定性を高
く保つことが可能になる。
【図面の簡単な説明】
第１図は本発明による堆積膜の選択形成方法の概略図、 第２図はＣｄＳｅ膜の選択形成の一実施例を示す工程図
、 第３図は本発明の方法を用いたＣｄＳｅ薄膜トランジス
タ作製の工程図、 第４歯はｃｄＳｅ）Ｉｉの選択形成の他の実施例を示す
工程図、 第５図は従来のフォトリソグラフィによる薄膜形成方法
を示す工程図、 第６図は従来のリフトオフを用いた薄膜形成方法を示す
工程図、 第７図は自由エネルギＧの変化ΔＧと核の半径との関係
を示す線図である。 ！・・・基板、 ２・・・薄膜、 ３・・・フォトレジスト、 ４・・・フォトレジスト、 ６・・・材料Ｂの薄膜、 ７・・・材料への領域、 ８・・・マスク、 ９・・・材料Ｃの堆積膜、 １０・・・Ｓｉ０２膜、 １１・・・フォトレジスト、 １２・・・Ｓｅ２−イオン、 Ｉ　Ｑ　、、、−ＩＩ：ｔｅ　ｎづ雌面（ｑ−、−１１
４・・・核形成面（ＳＮＤＬ）、 １５・・・ＧａＡｓ膜、 １６・・・　へＩＬ膜（ゲート電極）、１７・・・Ｓｉ
ｎ．膜、 １８・・・フォトレジスト、 １９・・・Ｓｅ２−イオン、 ２０・・・核形成面（ＳＮＤＬ）、 ２１・・・ＣｄＳｅ膜、 ２２・・・ｉ　Ｉｉ！ｊ。 ２５・・・Ｓｉ０２膜、 ２６・・・＾Ｊ２ｚＯ３１１１、 ２８・・・ＣｄＳｅ膜。 ＋＋Ｊ　　　　　　　　　　　　　　　　　　　　　　
　Ｎ−／１４　ａｅ／Ｍｉ　（ＳＮＤＬ　） 第２図

Claims (1)

  1. 【特許請求の範囲】 １）核形成密度の小さい非核形成面（Ｓ＿Ｎ＿Ｄ＿Ｓ）
    と、該非核形成面（Ｓ＿Ｎ＿Ｄ＿Ｓ）の核形成密度（Ｎ
    Ｄ＿Ｓ）より大きな核形成密度（ＮＤ＿Ｌ）を有する核
    形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）とを有する基体に、化合物膜
    形成処理を施して、前記核形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）上
    にII−VI族化合物膜を選択的に形成することを特徴とす
    るII−VI族化合物膜の選択形成方法。 ２）前記II−VI族化合物膜が二元系II−VI族化合物膜で
    あることを特徴とする特許請求の範囲第１項記載のII−
    VI族化合物膜の選択形成方法。 ３）前記II−VI族化合物膜が三元系以上の多元系混晶I
    I−VI族化合物膜であることを特徴とする特許請求の範
    囲第１項記載のII−VI族化合物膜の選択形成方法。 ４）前記II−VI族化合物のII族元素が I 族元素とIII族
    元素で置換されていることを特徴とする特許請求の範囲
    第１項記載のII−VI族化合物膜の選択形成方法。 ５）前記非核形成面（Ｓ＿Ｎ＿Ｄ＿Ｓ）の一部にイオン
    打込みによって核形成面（Ｓ＿Ｎ＿Ｄ＿Ｌ）を形成する
    ことを特徴とする特許請求の範囲第１項ないし第４項の
    いずれかの項に記載のII−VI族化合物膜の選択形成方法
    。 ６）前記非核形成面（Ｓ＿Ｎ＿Ｄ＿Ｓ）の一部に大きな
    核形成密度（ＮＤ＿Ｌ）を有する核形成面形成物質を堆
    積して核形成面とすることを特徴とする特許請求の範囲
    第１項ないし第４項のいずれかの項に記載のII−VI族化
    合物膜の選択形成方法。 ７）前記非核形成面が非晶質絶縁体であることを特徴と
    する特許請求の範囲第１項ないし第６項のいずれかの項
    に記載のII−VI族化合物膜の選択形成方法。 ８）前記非晶質絶縁体がＳｉＯ＿２であることを特徴と
    する特許請求の範囲第７項記載のII−VI族化合物膜の選
    択形成方法。 ９）前記非核形成面がＳｉＯ＿２であり、前記核形成面
    がＡｌ＿２Ｏ＿３であることを特徴とする特許請求の範
    囲第６項記載のII−VI族化合物膜の選択形成方法。 １０）前記化合物膜形成処理がＭＯＣＶＤ法であること
    を特徴とする特許請求の範囲第１項ないし第９項のいず
    れかの項に記載のII−VI族化合物膜の選択形成方法。
JP62071991A 1987-03-26 1987-03-26 ２−６族化合物膜の選択形成方法 Pending JPS63237533A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP62071991A JPS63237533A (ja) 1987-03-26 1987-03-26 ２−６族化合物膜の選択形成方法
EP88302719A EP0284435B1 (en) 1987-03-26 1988-03-25 Process for selective formation of II-VI group compound film
CA000562512A CA1322937C (en) 1987-03-26 1988-03-25 Process for selective formation of ii-vi group compound film
DE3856041T DE3856041T2 (de) 1987-03-26 1988-03-25 Selektives Herstellungsverfahren von Schichten aus II-VI-Verbindungen
US07/686,868 US5100691A (en) 1987-03-26 1991-04-16 Process for selective formation of ii-vi group compound flim
US07/818,530 US5334864A (en) 1987-03-26 1992-01-09 Process for selective formation of II-VI group compound film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62071991A JPS63237533A (ja) 1987-03-26 1987-03-26 ２−６族化合物膜の選択形成方法

Publications (1)

Publication Number Publication Date
JPS63237533A true JPS63237533A (ja) 1988-10-04

Family

ID=13476438

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62071991A Pending JPS63237533A (ja) 1987-03-26 1987-03-26 ２−６族化合物膜の選択形成方法

Country Status (5)

Country Link
US (1) US5100691A (ja)
EP (1) EP0284435B1 (ja)
JP (1) JPS63237533A (ja)
CA (1) CA1322937C (ja)
DE (1) DE3856041T2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2183090B (en) * 1985-10-07 1989-09-13 Canon Kk Method for selective formation of deposited film
US5334864A (en) * 1987-03-26 1994-08-02 Canon Kabushiki Kaisha Process for selective formation of II-VI group compound film
AU623861B2 (en) * 1987-08-08 1992-05-28 Canon Kabushiki Kaisha Crystal article, method for producing the same and semiconductor device utilizing the same
JP3553147B2 (ja) * 1994-09-05 2004-08-11 三菱電機株式会社 半導体層の製造方法
JP4310076B2 (ja) * 2001-05-31 2009-08-05 キヤノン株式会社 結晶性薄膜の製造方法
JP5899606B2 (ja) * 2010-03-04 2016-04-06 株式会社リコー 積層構造体の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57196542A (en) * 1981-05-28 1982-12-02 Fujitsu Ltd Semiconductor integrated circuit device and manufacture thereof
JPS59167028A (ja) * 1983-03-11 1984-09-20 Mitsubishi Electric Corp 化合物半導体集積回路装置の製造方法
JPS61284913A (ja) * 1985-06-10 1986-12-15 Furukawa Electric Co Ltd:The ＧａＡｓの選択エピタキシヤル成長方法
JPS6262581A (ja) * 1985-09-12 1987-03-19 Furukawa Electric Co Ltd:The 半導体発光装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697342A (en) * 1970-12-16 1972-10-10 Ibm Method of selective chemical vapor deposition
DE2151127C3 (de) * 1970-12-16 1981-04-16 International Business Machines Corp., 10504 Armonk, N.Y. Verfahren zum Abscheiden eines Metallisierungsmusters und seine Anwendung
US4066481A (en) * 1974-11-11 1978-01-03 Rockwell International Corporation Metalorganic chemical vapor deposition of IVA-IVA compounds and composite
US4216037A (en) * 1978-01-06 1980-08-05 Takashi Katoda Method for manufacturing a heterojunction semiconductor device by disappearing intermediate layer
US4239788A (en) * 1979-06-15 1980-12-16 Martin Marietta Corporation Method for the production of semiconductor devices using electron beam delineation
US4637127A (en) * 1981-07-07 1987-01-20 Nippon Electric Co., Ltd. Method for manufacturing a semiconductor device
US4615904A (en) * 1982-06-01 1986-10-07 Massachusetts Institute Of Technology Maskless growth of patterned films
US4467521A (en) * 1983-08-15 1984-08-28 Sperry Corporation Selective epitaxial growth of gallium arsenide with selective orientation
US4557037A (en) * 1984-10-31 1985-12-10 Mobil Solar Energy Corporation Method of fabricating solar cells
JPH0782996B2 (ja) * 1986-03-28 1995-09-06 キヤノン株式会社 結晶の形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57196542A (en) * 1981-05-28 1982-12-02 Fujitsu Ltd Semiconductor integrated circuit device and manufacture thereof
JPS59167028A (ja) * 1983-03-11 1984-09-20 Mitsubishi Electric Corp 化合物半導体集積回路装置の製造方法
JPS61284913A (ja) * 1985-06-10 1986-12-15 Furukawa Electric Co Ltd:The ＧａＡｓの選択エピタキシヤル成長方法
JPS6262581A (ja) * 1985-09-12 1987-03-19 Furukawa Electric Co Ltd:The 半導体発光装置の製造方法

Also Published As

Publication number Publication date
CA1322937C (en) 1993-10-12
EP0284435A2 (en) 1988-09-28
EP0284435B1 (en) 1997-10-15
DE3856041T2 (de) 1998-03-12
US5100691A (en) 1992-03-31
DE3856041D1 (de) 1997-11-20
EP0284435A3 (en) 1989-01-25

Similar Documents

Publication Publication Date Title
JPS6344718A (ja) 結晶性堆積膜の形成方法
AU651568B2 (en) Method for forming crystalline deposited film
JPS63237533A (ja) ２−６族化合物膜の選択形成方法
KR100355881B1 (ko) 단결정 박막의 형성 방법
US5334864A (en) Process for selective formation of II-VI group compound film
US5425808A (en) Process for selective formation of III-IV group compound film
EP0241316A2 (en) Method for forming crystalline deposited film
US5718761A (en) Method of forming crystalline compound semiconductor film
US5118365A (en) Ii-iv group compound crystal article and process for producing same
US5364815A (en) Crystal articles and method for forming the same
CA1339827C (en) Crystal articles and method for forming the same
JP2692804B2 (ja) 結晶性堆積膜の形成方法
JP2577544B2 (ja) 半導体装置の製造方法
US5296087A (en) Crystal formation method
JPH0575163A (ja) 半導体装置の製造方法
JP2569140B2 (ja) 結晶性化合物半導体膜の形成方法
JPH01740A (ja) ２−６族化合物結晶物品およびその形成方法
AU615469B2 (en) Crystal growth method
JP2569141B2 (ja) 結晶形成方法
CN116926672A (zh) 基于单晶二硒化钨的垂直异质外延高定向金属铂的方法
JPH04184981A (ja) 半導体素子の製造方法
JPH04130717A (ja) 結晶の形成方法
JPH0216720A (ja) 固相エピタキシヤル成長方法
JPH05102509A (ja) 太陽電池及びその製造方法
JPH01723A (ja) ３−ｖ族化合物結晶物品およびその形成方法