DE3008058A1 - Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung - Google Patents

Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung

Info

Publication number
DE3008058A1
DE3008058A1 DE19803008058 DE3008058A DE3008058A1 DE 3008058 A1 DE3008058 A1 DE 3008058A1 DE 19803008058 DE19803008058 DE 19803008058 DE 3008058 A DE3008058 A DE 3008058A DE 3008058 A1 DE3008058 A1 DE 3008058A1
Authority
DE
Germany
Prior art keywords
conductive layer
etched
zones
hcl
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19803008058
Other languages
English (en)
Inventor
Gerhard Dipl.-Phys. 7022 Leinfelden Conzelmann
Peter Dipl.-Phys. Dr. 7016 Gerlingen Egelhaaf
Peter Dipl.-Phys. 7000 Stuttgart Schöttle
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE19803008058 priority Critical patent/DE3008058A1/de
Publication of DE3008058A1 publication Critical patent/DE3008058A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Description

  • Verfahren zur Herstellung einer monolithisch inte-
  • grierten Halbleiterschaltungsanordnung Stand der Technik Die Erfindung geht aus von einem Verfahren nach der Gattung des Hauptanspruchs. Ein Verfahren dieser Art ist aus der DE-OS 28 05 843 bekannt. Bei diesem Verfahren wächst bei der Neubeschichtung der abgeätzten Bereiche der Leitschichtzonen das Halbleitermaterial über den Leitschichtzonen einkristallin, auf der Maskierschicht dagegen polykristallin auf. In einem anschließenden Ätzprozeß muß dann die Maskierschicht samt der polykristallinen Ablagerung weggeätzt werden, was technisch nicht einfach ist.
  • Vorteile der Erfindung Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß nach der Neubeschichtung der abgeätzten Bereiche der Leitschichtzonen nur die außerhalb dieser Bereiche liegende Maskierschicht weggeätzt werden muß.
  • Weitere Vorteile ergeben sich aus den Unteransprüchen.
  • Zeichnung Anhand der Zeichnung wird die Erfindung in der nachfolgenden Beschreibung näher erläutert. Die Figuren la bis 4 zeigen Schnitte durch eine in Herstellung begriffene monolithisch integrierte Halbleiterschaltungsanordnung.
  • Beschreibung des Ausführungsbeispiels In Fig. la ist ein Halbleitersubstrat 1 aus (100)-orientiertem Silicium gezeichnet, in welchem durch einen Diffusionsprozeß Gebiete 2 mit zum Substrat 1 unterschiedlicher Leitfähigkeit erzeugt wurden. Als Maskierungsschicht 3 wird üblicherweise Siliciumoxid oder Siliciumnitrid verwendet. Nach dem Eindiffundieren wird die dünne, über den diffundierten Gebieten 2 entstandene Schicht aus Siliciumoxid entfernt, entweder durch einen weiteren Fotolackprozeß oder durch überätzen der schon vorhandenen Diffusionsmaske 3.
  • Alternativ wird in Fig. lb ein zustzlicher Maskierungsund.Xtzschritt durchgeführt, wobei auch die peripher unter der Diffusionsmaske 3 lateral diffundierten Gebiete von der Maskierungsschicht 3 befreit werden.
  • In diese offenen Gebiete 2 werden Wannen 2' mit einer Tiefe zwischen 0,3 und 3 /um in das Silicium geätzt, wobei die Böden der Wannen möglichst eben und die Seitenwände möglichst steil verlaufen sollen. In einer Gasätzung mit einem Gemisch aus Wasserstoff und HC1 erhält man ebene Wannenböden erfindungsgemäß mit einem möglichst hohen HCl-Anteil, steile Seitenwände werden ebenfalls von einem hohen HCl-Gasanteil begünstigt Ebenso erhält man aufgrund des anisotropen Ätzverhaltens von Silicium in (100)- und (111)-Richtung bei niedrigen Ätztemperaturen von 1050 0C bis 1100 0 steilere Seitenwände als zum Beispiel bei 1200 OC und höher.
  • Gleichzeitig wird bei den niedrigen Ätztemperaturen die vornehmlich aus SiO2 bestehende Diffusionsmaske 3 schwächer angegriffen als bei hohen Temperaturen. Andererseits wirkt sich ein hoher HCl-Anteil im Ätzgasgemisch ungünstig auf das Ätzprofil bei gleichzeitger Ätzung mehrerer Substrate aus, so daß sich verfahrenstechnisch eine obere Grenze für den HCl-Gehalt ergibt.
  • Fig. 2 zeigt eine geätzte Anordnung.
  • In Fig. 3 wurden die in einem Gasphasenprozeß oberflächlich abgeätzten Wannen wieder mit einer epitaktischen Schicht 4 von 0,3 bis 3#um bedeckt, wobei man die Selektivität dadurch erreicht, daß durch Zugabe von HCl zum Reaktionsgemisch die Abscheidung von Silicium auf der Maskierungsschicht 3 verhindert wird. Möglichst ebene Flächen beim Aufwachsen erhält man durch einen möglichst hohen HCl-Anteil im Gasgemisch, der wiederum dadurch begrenzt ist, daß die Aufwachsrate mit wachsendem HCl-Gehalt nach überschreiten eines Maximums wieder abfällt, so daß sich auch hier fertigungstechnisch eine obere Grenze für den HCl-Anteil ergibt. Erfindungsgemäß verwendet man zur Beschichtung ein Gemisch aus SiH4, HCl und H2, da sich bei gleichzeitiger Bearbeitung mehrerer Platten bei Verwendung eines Gemisches aus Sir14, HCl und H2 ein zu starker Schichtdickengradient auf Platten und Reaktor ergibt In Fig. 4 wurde die Maskierungsschicht 3 ganzflächig abgeätzt und danach das Substrat 1 mit einem üblichen CVD-Verfahren epitaktisch beschichtet. Dabei wurde eine besonders hochohmige Epitaxialschicht 5 abgeschieden.

Claims (11)

  1. Ansprüche l (1a. Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltungsanordnung, bei dem in mindestens eine Oberflächenseite eines Haibleitersubstrats (1) eines bestimmten Leitfähigkeitstyps mit Hilfe einer Maskierschicht (3) Leitschichtzonen (2) desselben oder des entgegengesetzten Leitfähigkeitstyps eindiffundiert werden, bei dem diese Leitschichtzonen (2) oberflächenseitig teilweise abgeätzt werden, bei dem die abgeätzten Bereiche (2') neu mit Halbleitermaterial (4) belegt werden, wobei Ätzung und Beschichtung so erfolgen, daß die vorhandenen Gebiete in ihrer ursprünglichen Form erhalten bleiben, und wobei bei der Beschichtung höchstens so viel aufgefüllt wird, wie zuvor abgeätzt wurde, so daß keine Kristallstörungen oder Kanten entstehen, die über die ursprüngliche Oberfläche des Substrats (1) herausragen, und bei dem anschließend auf die gesamte Oberflächenseite eine durchgehende, sehr hochohmige Epitaxialschicht (5) aufgebracht wird, dadurch gekennzeichnet, daß bei der Neubeschichtung der abgeätzten Bereiche (2') das Halbleitermaterial (4) selektiv auf den angeätzten Leitschichtzonen (2) abgeschieden wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die selektive Beschichtung der oberflächlich angeätzten Leitschichtzonen (2) in einem HCl enthaltenden Reaktionsgemisch erfolgt.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die selektive Beschichtung der oberflächlich angeätzten Leitschichtzonen (2) in einem Gasgemisch aus Sir4, HCl und H2 erfolgt.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die selektive Beschichtung bei einer Temperatur zwischen 1050 0C und 1150 0C erfolgt.
  5. 5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß das Gasgemisch einen SiH4-Anteil zwischen 0,05 und 0,3 % und einen HCl-Anteil zwischen 0,3 und 2 % hat, um enge Toleranzen auf Leitschichtgebieten (2) unterschiedlicher Größe sowie auf mehreren Oberflächenseiten des Substrats (1) gleichzeitig zu erreichen und um eine möglichst kristallfehlerfreie Oberflächenqualität zu erzeugen.
  6. 6. Verfahren nach mindestens einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die oberste Schicht (2') auf den Leitschichtzonen (2) in einer Dicke zwischen 0,3 und 3 /um abgeätzt wird und daß die selektive epitaktische Beschichtung der oberflächlich abgeätzten Leitschichtzonen (2) mit einer Schichtdicke zwischen 0,3 und 3 lum, maximal mit der beim Ätzen abgetragenen Schichtdicke, erfolgt.
  7. 7. Verfahren nach mindestens einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das oberflächenseitige teilweise Abätzen in einem Gasgemisch aus Wasserstoff und HCl erfolgt.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Temperatur beim Atzprozeß zwischen 1050 OG und 1150 0C gewählt wird, damit die Maskierungsschicht (3# aus 5102 nicht angegriffen wird und damit steile Flanken der Ätzwannen (2') entstehen.
  9. 9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der HCl-Gehalt des Gasgemisches zwischen 1 % und 5 % gewählt wird, damit auf mehreren Oberflächenseiten des Substrats (1) sowie gleichzeitig auf Leitschichtzonen (2) unterschiedlicher Größe enge Toleranzen erreicht werden.
  10. 10. Verfahren nach mindestens einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die selektive Ätzung der Oberfläche der Leitschichtzonen £2) in der Größe der Leitschichtdiffusionsmaske £3) erfolgt.
  11. 11. Verfahren nach mindestens einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die selektive Ätzung der Oberfläche der Leitschichtzonen (2) in der Größe der peripher um 0 bis 20 /um vergrößerten Leitschichtdiffusionsmaske (3) erfolgt.
DE19803008058 1980-03-03 1980-03-03 Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung Ceased DE3008058A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19803008058 DE3008058A1 (de) 1980-03-03 1980-03-03 Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19803008058 DE3008058A1 (de) 1980-03-03 1980-03-03 Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung

Publications (1)

Publication Number Publication Date
DE3008058A1 true DE3008058A1 (de) 1981-09-17

Family

ID=6096105

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803008058 Ceased DE3008058A1 (de) 1980-03-03 1980-03-03 Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung

Country Status (1)

Country Link
DE (1) DE3008058A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3225398A1 (de) * 1981-07-07 1983-01-27 Nippon Electric Co., Ltd., Tokyo Halbleitervorrichtung und verfahren zu ihrer herstellung
FR2522695A1 (fr) * 1982-01-12 1983-09-09 Rca Corp Procede pour tirer du silicium monocristallin sur une couche formant masque

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2805843A1 (de) * 1978-02-11 1979-08-16 Bosch Gmbh Robert Monolithisch integrierte halbleiterschaltungsanordnung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2805843A1 (de) * 1978-02-11 1979-08-16 Bosch Gmbh Robert Monolithisch integrierte halbleiterschaltungsanordnung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
US-Z.: "I.Electrochem.Soc.", Bd. 122, No. 12, 1975, S. 1666-1671 *
US-Z.: "Solid State Electronics", Bd. 16, 1973, S. 39-42 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3225398A1 (de) * 1981-07-07 1983-01-27 Nippon Electric Co., Ltd., Tokyo Halbleitervorrichtung und verfahren zu ihrer herstellung
FR2522695A1 (fr) * 1982-01-12 1983-09-09 Rca Corp Procede pour tirer du silicium monocristallin sur une couche formant masque

Similar Documents

Publication Publication Date Title
EP0000897B1 (de) Verfahren zum Herstellen von lateral isolierten Siliciumbereichen
EP0600276B1 (de) Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes mittels selektiver Epitaxie und dessen Anwendung zur Herstellung eines Bipolartransistors sowie eines MOS-transistors
DE69331815T2 (de) Verfahren zur Herstellung eines Halbleitersubstrates
DE3587238T2 (de) Planarisierungsverfahren fuer halbleiter und nach diesem verfahren hergestellte strukturen.
DE3530773C2 (de)
DE19526691A1 (de) Verfahren zur Herstellung von Beschleunigungssensoren
DE4133625C2 (de) Verfahren zum Einebnen von Isolierschichten in Halbleitereinrichtungen
DE2422138A1 (de) Verfahren zur herstellung von elektroden aus halbleitermaterial
DE2555155C2 (de)
CH661153A5 (de) Halbleiterlichtemissionsgeraet auf galliumnitridbasis und verfahren zur herstellung desselben.
DE3136009A1 (de) Verfahren zur herstellung integrierter schaltungen
DE2523067B2 (de) Verfahren zum Aufwachsen einer epitaktischen Silicium-Schicht
EP0046886A2 (de) Verfahren zur Herstellung integrierter dynamischer RAM-Eintransistorspeicherzellen
DE1564191A1 (de) Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefasster Schaltelemente gegeneinander und gegen das gemeinsame Substrat
DE2265257C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE2823973A1 (de) Verfahren zur herstellung eines halbleiters und nach diesem verfahren hergestellter halbleiter
DE3634140C2 (de)
DE1901819B2 (de) Herstellungsverfahren für polykristalline Siliciumschichten
DE3300716C2 (de)
DE4427715C1 (de) Komposit-Struktur mit auf einer Diamantschicht und/oder einer diamantähnlichen Schicht angeordneter Halbleiterschicht sowie ein Verfahren zu deren Herstellung
DE3008058A1 (de) Verfahren zur herstellung einer monolithisch integrierten halbleiterschaltungsanordnung
EP0684618A2 (de) Verfahren zur Herstellung eines Siliziumkondensators
DE2601652A1 (de) Verfahren zur epitaxialen abscheidung einer a iii-b v-halbleiterschicht auf einem germaniumsubstrat
DE1955522A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen
DE2458680C3 (de) Verfahren zur Herstellung von dielektrisch isolierten Substraten geringer Durchbiegung für monolithisch integrierte Halbleiterschaltungen

Legal Events

Date Code Title Description
8120 Willingness to grant licences paragraph 23
8110 Request for examination paragraph 44
8131 Rejection