DE4133625C2 - Verfahren zum Einebnen von Isolierschichten in Halbleitereinrichtungen - Google Patents
Verfahren zum Einebnen von Isolierschichten in HalbleitereinrichtungenInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zum Einebnen
von Isolierschichten in Halbleitereinrichtungen.
Eine Halbleitereinrichtung mit einer Borophosphatsilikatglas-Schicht
ist bekannt vgl. EP 0 376 479 A1. Bei dieser wird, wie aus den Fig. 1 (A) bis (C)
ersichtlich, auf einem Substrat 1 eine erste Isolierschicht 2a
abgeschieden. Auf dieser wird sodann eine Elektrode 3
ausgebildet, die anschließend zusammen mit der ersten
Isolierschicht 2a von einer zweiten Isolierschicht 2b
abgedeckt wird. Auf dieser wird sodann in einer Anlage zur
chemischen Abscheidung bei Atmosphärendruck (APCVD) mittels
Silan (SiH4)-, Diboran (B2H6)- und Phosphan (PH3)-Gas eine
Borophosphatsilikatglas-Schicht 4 abgeschieden.
Diese Borophosphatsilikatglas-Schicht 4, nachfolgend BPSG-
Schicht genannt, umfaßt eine Struktur mit einem Gehalt
von 3-4 Gewichts-Prozent Bor und 5-7 Gewichts-Prozent
Phosphor.
Als Ergebnis hiervon wird, wie aus Fig. 1 (C) und 2 ersichtlich, eine Schicht
mit einer "negativen Zone" bzw. negativen Flanke gebildet.
Die BPSG-Schicht wird bei 900°C aufgeschmolzen, wobei aber die
Isolierschicht 2b nicht in ausreichendem Maße eingeebnet
werden kann.
Bei der Erhöhung der Bor- und Phosphorkonzentration in der
abgeschiedenen BPSG-Schicht 4 sinkt die Aufschmelztemperatur
derselben.
Andererseits wächst bei Erhöhung der Borkonzentration in der
BPSG-Schicht 4 die Neigung zur Oberflächenkristallisation.
Bei der Erhöhung der Phosphorkonzentration hingegen steigt die
Hygroskopizität der BPSG-Schicht 4, wodurch eine Säure
gebildet wird. Hierdurch steigt die Wahrscheinlichkeit, daß
metallische Leiter korrodieren.
Da hierdurch die Bor- und Phosphorkonzentrationen
eingeschränkt sind, kann die
Aufschmelztemperatur nicht unter 900°C gesenkt werden. Dadurch
tritt der Nachteil auf, daß der Halbleiter einer relativ hohen
Aufschmelztemperatur unterworfen werden muß.
In einem weiteren bekannten, anhand der Fig. 1 (A) bis (F)
dargestellten Verfahren kommen nachfolgende zusätzliche
Schritte (Fig. 1 (D) bis (F)) zum Einsatz. Auf der BPSG-
Schicht 4 nach obigem Verfahren wird eine Phosphatsilikatglas-
(PSG)-Schicht 6 mit 9 Gewichts-Prozent Phosphor in einer
Schichtdicke zwischen 150 und 200 nm abgeschieden.
Anschließend wird der Halbleiter bei 900°C in einer
Stickstoffgas- oder POCl3-Atmosphäre aufgeschmolzen und die
PSG-Schicht 6 mit verdünnter Flußsäure (H2O : HF = 100 : 1)
weggeätzt.
Der Vorteil dieses Verfahrens liegt darin, daß die bei dem
obigen ersten Verfahren erzeugte negative Flanke 5 hier
vermieden wird.
Obwohl die PSG-Schicht 6 völlig weggeätzt wird, diffundiert aber beim vorhergehenden
Aufschmelzen aufgrund der hohen Phosphorkonzentration Phosphor aus der PSG-Schicht 6
in die BPSG-Schicht 4, so daß der Nachteil
auftritt, daß metallische Leiter der Korrosion unterliegen,
und die Aufschmelztemperatur hier genauso hoch liegt, wie beim
obigen ersten Verfahren.
Wie aus Fig. 3 ersichtlich, ist bei den beiden oben
geschilderten Verfahren des Standes der Technik die
zweite Isolierschicht 2b uneben, wobei ein
relativ hoher Neigungswinkel θ (zwischen 30 und 40 Grad)
zwischen der Flanke der jeweiligen Erhebung der
Isolierschicht 2b und der Horizontalebene derselben auftritt.
Aus der JP 62-235739 (A) In: Patents Abstracts of Japan, E-
596, 6. 4. 1988, Vol. 12, No. 106 ist ein Verfahren zum
Einebnen von Isolierschichten in einer Halbleitereinrichtung bekannt, bei dem
zwei Isolierschichten auf einem Substrat ausgebildet sind,
zwischen denen an einer bestimmten Stelle eine Elektrode
angeordnet ist. Auf der zuletzt aufgetragenen Isolierschicht
ist eine erste BPSG-Schicht mit einer Borkonzentration von 2 Gew.-% und
einer Phosphorkonzentration von 3 Gew.-% mit einer Dicke von 30 nm
abgeschieden. Auf der ersten BPSG-Schicht wird dann eine
zweite BPSG-Schicht mit einer Borkonzentration von 3 Gew.-% und einer
Phosphorkonzentration von 5 Gew.-% mit einer Dicke von 50 nm ausgebildet und
diese einer Wärmebehandlung zum Aufschmelzen unterzogen,
wobei Aufschmelztemperaturen im Bereich von 900 bis 950°C
genannt werden. Die Oberfläche der
ersten BPSG-Schicht weist nach der Wärmebehandlung keine ebene
Oberfläche auf.
Aus der GB 2 204 994 A ist ein Verfahren zum Einebnen eines
Halbleiterbauelements bekannt, bei dem auf einem Substrat
eine Borsilikatschicht (BSG) ausgebildet ist, die
Schaltungselemente einschließt. Auf dieser BSG-Schicht wird
eine Borophosphatsilikatglas-(BPSG)-Schicht abgeschieden,
deren Oberfläche eine unregelmäßige Struktur aufzeigt. Mit
Hilfe eines Aufschmelz- bzw. Reflow-Verfahrens werden die
BSG-Schicht und die BPSG-Schicht zu einer Schicht
aufgeschmolzen, wobei die Oberfläche dieser Schicht nach dem
Aufschmelzverfahren jedoch noch immer Unebenheiten aufzeigt.
Damit eine ebene Oberfläche bei der letztgenannten Schicht
erzielt werden kann, wird nach dem Aufschmelzverfahren auf
diese Schicht eine Spin-On-Glasschicht aufgetragen. Um die
Ätzrate dieser Spin-On-Glasschicht an die Ätzrate der
darunterliegenden Silikatschicht anzupassen, sind jedoch
weitere Verfahrensschritte erforderlich, ehe diese Spin-On-
Glasschicht und ein Teil der Silikatschicht durch nasses
Rückätzen zur Erzielung einer ebenen Oberfläche der
Silikatschicht entfernt werden können.
Aus "Solid State Technology, Jan. 1984, S. 161-170" ist es
ferner bekannt, daß bei einer BPSG-Schicht der Aufschmelz-
bzw. Reflow-Winkel ϕ mit zunehmender Temperatur abnimmt,
wobei sich ein Winkel ϕ von etwa 25 Grad bei einer
Aufschmelztemperatur von 960°C in einer Stickstoffatmosphäre
und ein Winkel ϕ von etwa 30 Grad bei einer
Aufschmelztemperatur von 880°C in einer Dampfatmosphäre
ergibt.
Aus "Solid State Technology, Okt. 1983, S. 217-224" ist es
bekannt, daß die Konzentrationen des Bors und des Phosphors
in den BPSG-Schichten das Fließverhalten beim Aufschmelzen
maßgebend bestimmen. Für die zweite BPSG-Schicht wird z. B.
eine Bor-Konzentration von 3 Gew.-% und eine Phosphor-
Konzentration von 5,4 Gew.-% angegeben.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum
Einebnen von Isolierschichten in Halbleitereinrichtungen zu schaffen, das
das eine im Vergleich zu den oben angeführten gebräuchlichen
Verfahren niedrigere Aufschmelztemperatur gestattet und eine im
wesentlichen eingeebnete Isolierschicht erzeugt.
Diese Aufgabe wird durch die Merkmale des Patentanspruches 1
gelöst.
Eine vorteilhafte Ausgestaltung der Erfindung ist Gegenstand des
Unteranspruches 2.
Die Erfindung wird nachstehend anhand der Zeichnung näher
erläutert. Es zeigen
Fig. 1 (A) bis (C) Querschnitte durch
Halbleitereinrichtungen gemäß einem ersten Verfahren des
Standes der Technik;
Fig. 1 (A) bis (F) einen Querschnitt durch
Halbleitereinrichtungen gemäß einem zweiten Verfahren des
Standes der Technik;
Fig. 2 einen vergrößerten Querschnitt einer
Halbleitereinrichtung gemäß dem ersten Verfahren des
Standes der Technik, bei dem die bei diesem Verfahren
auftretende "negative Zone bzw. Flanke" gezeigt ist;
Fig. 3 einen Querschnitt durch eine Halbleitereinrichtung gemäß
den Verfahren des Standes der Technik vor dem
Aufschmelzen, wobei die Erhebungen aus der nicht
völlig eingeebneten Isolierschicht gegenüber der
Horizontalen einen Neigungswinkel θ aufweisen;
Fig. 4 (A) bis (D) Querschnitte durch
Halbleitereinrichtungen gemäß dem Verfahren der vorliegenden
Erfindung.
In den Fig. 4 (A) bis (D) sind Halbleitereinrichtungen gemäß dem
erfindungsgemäßen Verfahren im Querschnitt dargestellt.
Wie aus Fig. 4 (A) ersichtlich, wird analog zum Stand der
Technik auf einem Siliciumsubstrat 11 eine erste
Isolierschicht 21a aufgetragen, auf die dann Elektroden 31
aufgebracht werden, wobei die Elektroden 31 sowie die
Isolierschicht 21a anschließend mit einer zweiten
Isolierschicht 21b abgedeckt werden.
Daraufhin werden in einer Anlage zur plasmainduzierten
chemischen Abscheidung aus der Dampfphase (PECVD) zur
Erzeugung von Clustern Tetraethylorthosilikat (TEOS) als
Lösungsmittel sowie Trimethylphosphit (TMP)- und
Trimethylborat (TMB)-Gas im Plasmazustand umgesetzt. Dadurch
wird sukzessive in situ eine BPSG-
Schicht 41 mit 3-4 Gewichts-Prozent Bor und 5-7 Gewichts-
Prozent Phosphor in einer Schichtdicke zwischen 700 und 900 nm
und hierauf anschließend eine
BPSG-Schicht 71 mit 5-7 Gewichts-Prozent Bor
und 8-10 Gewichts-Prozent Phosphor in einer Schichtdicke
zwischen 200 und 300 nm abgeschieden (Fig. 4
(B)).
Sodann werden die BPSG-Schichten 41 und 71 in einem
Diffusionsofen innerhalb 30 Minuten in einer
Stickstoffatmosphäre bei 800 bis 850°C bzw. in einer
Dampfatmosphäre bei 750 bis 800°C aufgeschmolzen (Fig. 4 (C)).
Anschließend wird in einer PECVD-Anlage zur Erzeugung von
Clustern eine anisotropische Trockenätzung mittels CHF3-
[20 SCCM (Kubikzentimeter pro Minute unter Normalbedingungen
= Standardkubikzentimeter pro Minute)] und CF4-Gas
(20 SCCM) durchgeführt [Fig. 4(D)].
Hierbei wird die BPSG-Schicht 71 mit höherer Bor- und
Phosphorkonzentration schrittweise in situ vollständig
entfernt, während die Schichtdicke der BPSG-Schicht 41, in
die von der BPSG-Schicht 71 eine hohe Konzentration an Bor
und Phosphor eindiffundiert ist, auf 150 bis 200 nm
verringert wird.
Nach dem Aufschmelzen werden die BPSG-Schicht 71 mit höherer
Bor- und Phosphorkonzentration vollständig und die BPSG-
Schicht 41 mit niedrigerer Bor- und Phosphorkonzentration
teilweise durch das anisotrope Trockenätzen entfernt,
so daß eine Oberflächenkristallisation der BPSG-Schicht 41
und die Bildung von Säure verhindert werden kann.
Dadurch, daß die BPSG-Schichten 41, 71 in der PECVD-Anlage
sukzessive aufgebracht werden, verringert sich die Gefahr
von Verunreinigungen. Durch die Verwendung eines Plasmas
bei der Aufbringung der BPSG-Schichten 41, 71 tritt in der
BPSG-Schicht 41 außerdem keine Zugspannung, sondern eine
Druckspannung auf, wodurch die Produktqualität gesteigert
wird.
Aufgrund der Bildung der BPSG-Doppelschicht 41, 71 kann die
Aufschmelztemperatur im Vergleich zum Stand der Technik um
50°C abgesenkt werden.
Dadurch, daß das Aufschmelzen zwischen 750 und 850°C
durchgeführt wird, kann ein Neigungswinkel θ zwischen den
Flanken der jeweiligen Erhebungen der eingeebneten
Isolierschicht und der Horizontalebene von unter 10 Grad
erreicht werden.
Claims (2)
1. Verfahren zum Einebnen von
Isolierschichten in Halbleitereinrichtungen, mit folgenden Schritten:
- a) Erzeugung einer ersten Isolierschicht (21a) auf einem Siliciumsubstrat (11);
- b) Ausbilden mindestens einer Elektrode (31) an einer festgelegten Stelle auf der ersten Isolierschicht (21a);
- c) Erzeugen einer zweiten Isolierschicht (21b) auf der ersten Isolierschicht (21a) und auf der Elektrode (31);
- d) Abscheiden einer ersten BPSG-Schicht (41) mit einer Borkonzentration zwischen 3 und 4 Gew.-% und einer Phosphorkonzentration zwischen 5 und 7 Gew.-%;
- e) Abscheiden einer zweiten BPSG-Schicht (71) auf der ersten BPSG-Schicht (41), wobei die Borkonzentration der zweiten BPSG-Schicht (71) zwischen 4 und 6 Gew.-% und die Phosphorkonzentration zwischen 8 und 10 Gew.-% liegt und wobei die BPSG-Schichten (41, 71) in einem plasmainduzierten chemischen Dampfphasenabscheidungs- (PECVD)-Verfahren erzeugt werden;
- f) Aufschmelzen der BPSG-Schichten (41, 71) in einer Stickstoffatmosphäre bei 800-850°C bzw. in einer Dampfatmosphäre bei 750-800°C; sowie
- g) vollständiges Rückätzen der zweiten BPSG-Schicht (71) und teilweises Rückätzen der ersten BPSG-Schicht (41).
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß die BPSG-Schichten (41, 71) mittels eines
anisotropen Trockenätzverfahrens unter Verwendung von
CHF₃ und CF₄ geätzt werden.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2875093B2 (ja) * | 1992-03-17 | 1999-03-24 | 三菱電機株式会社 | 半導体装置 |
KR960002073B1 (ko) * | 1992-06-10 | 1996-02-10 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
JPH07249683A (ja) * | 1993-10-12 | 1995-09-26 | Texas Instr Inc <Ti> | 低温リフロー用非均一複合ドープ膜およびその形成方法 |
US5565381A (en) * | 1994-08-01 | 1996-10-15 | Microchip Technology Incorporated | Method of removing sharp edges in a dielectric coating located above a semiconductor substrate and a semiconductor device formed by this method |
US5946591A (en) * | 1994-11-07 | 1999-08-31 | Texas Instruments Incorporated | Method of making a semiconductor device having a flat surface |
KR100200297B1 (ko) * | 1995-06-30 | 1999-06-15 | 김영환 | 반도체 소자의 콘택홀 형성방법 |
JPH09167765A (ja) * | 1995-08-01 | 1997-06-24 | Texas Instr Inc <Ti> | 絶縁層およびこれを形成する方法 |
US6040020A (en) * | 1995-08-07 | 2000-03-21 | Micron Technology, Inc. | Method of forming a film having enhanced reflow characteristics at low thermal budget |
US6169026B1 (en) | 1995-11-20 | 2001-01-02 | Hyundai Electronics Industries Co., Ltd. | Method for planarization of semiconductor device including pumping out dopants from planarization layer separately from flowing said layer |
KR100262400B1 (ko) * | 1995-11-20 | 2000-09-01 | 김영환 | 반도체 소자의 평탄화방법 |
US5770469A (en) * | 1995-12-29 | 1998-06-23 | Lam Research Corporation | Method for forming semiconductor structure using modulation doped silicate glasses |
KR100211540B1 (ko) * | 1996-05-22 | 1999-08-02 | 김영환 | 반도체소자의 층간절연막 형성방법 |
US5656556A (en) * | 1996-07-22 | 1997-08-12 | Vanguard International Semiconductor | Method for fabricating planarized borophosphosilicate glass films having low anneal temperatures |
US5773361A (en) * | 1996-11-06 | 1998-06-30 | International Business Machines Corporation | Process of making a microcavity structure and applications thereof |
US5963837A (en) * | 1997-04-30 | 1999-10-05 | Siemens Aktiengesellschaft | Method of planarizing the semiconductor structure |
US6492282B1 (en) * | 1997-04-30 | 2002-12-10 | Siemens Aktiengesellschaft | Integrated circuits and manufacturing methods |
JP3486867B2 (ja) * | 1998-05-20 | 2004-01-13 | 沖電気工業株式会社 | 半導体装置 |
KR100285702B1 (ko) | 1998-09-29 | 2001-04-02 | 윤종용 | 반도체 디램용 콘택 및 그 제조 방법 |
US6734564B1 (en) * | 1999-01-04 | 2004-05-11 | International Business Machines Corporation | Specially shaped contact via and integrated circuit therewith |
JP2004304068A (ja) * | 2003-03-31 | 2004-10-28 | Denso Corp | 半導体装置及びその製造方法 |
US7955993B2 (en) * | 2009-06-04 | 2011-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Oxygen plasma reduction to eliminate precursor overflow in BPTEOS film deposition |
JP2012151366A (ja) * | 2011-01-20 | 2012-08-09 | Renesas Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4492717A (en) * | 1981-07-27 | 1985-01-08 | International Business Machines Corporation | Method for forming a planarized integrated circuit |
JPS5954242A (ja) * | 1982-09-21 | 1984-03-29 | Nec Corp | 半導体装置の製造方法 |
US4546016A (en) * | 1984-08-06 | 1985-10-08 | Rca Corporation | Deposition of borophosphosilicate glass |
JPH0715990B2 (ja) * | 1985-09-11 | 1995-02-22 | 三菱電機株式会社 | 半導体装置 |
US4721548A (en) * | 1987-05-13 | 1988-01-26 | Intel Corporation | Semiconductor planarization process |
JPS6425551A (en) * | 1987-07-22 | 1989-01-27 | Toshiba Corp | Semiconductor device |
JPH02125449A (ja) * | 1988-06-29 | 1990-05-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
US4948743A (en) * | 1988-06-29 | 1990-08-14 | Matsushita Electronics Corporation | Method of manufacturing a semiconductor device |
JPH0289346A (ja) * | 1988-09-27 | 1990-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
US4962063A (en) * | 1988-11-10 | 1990-10-09 | Applied Materials, Inc. | Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing |
JPH0793354B2 (ja) * | 1988-11-28 | 1995-10-09 | 株式会社東芝 | 半導体装置の製造方法 |
JPH0327528A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | 半導体装置の製造方法 |
JPH0334322A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体装置の製造方法 |
US5166101A (en) * | 1989-09-28 | 1992-11-24 | Applied Materials, Inc. | Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer |
US5094984A (en) * | 1990-10-12 | 1992-03-10 | Hewlett-Packard Company | Suppression of water vapor absorption in glass encapsulation |
-
1991
- 1991-10-08 US US07/772,870 patent/US5268333A/en not_active Expired - Lifetime
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US5268333A (en) | 1993-12-07 |
JPH04269853A (ja) | 1992-09-25 |
DE4133625A1 (de) | 1992-07-02 |
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