DE19648753A1 - Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Trench - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Trench

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere auf ein Verfahren zur Ausbildung eines Elemententrennbereichs in einem SOI- Wafer.
Bekannte Verfahren zur Trennung von Halbleiter-Bauelementen (nachfolgend einfach als Elemente bezeichnet) bei integrierten Halbleiterschaltungen umfassen das sogenannte LOCOS- Verfahren, das auf dem Einsatz dicker Oxidfilme beruht. In den vergangenen Jahren wurden vermehrt sogenannte Trench-Trennverfahren eingesetzt. Bei diesen wird in einem sogenannten SOI-Wafer, das sich aus einem Trägersubstrat und einem sich darauf unter Zwischenlage eines Isolierfilms befindenden Siliciumsubstrat zusammensetzt, ein als "Trench" bezeichneter Graben oder Spalt ausgebildet, der sich von der Oberfläche des Siliciumsubstrats bis hin zu dem Isolier­ film erstreckt, und der dann mit einem Isolierfilm oder einem Isolierfilm und einem polykristalli­ nen Siliciumfilm aufgefüllt wird. Dieses Trench-Trennverfahren eignet sich für den Einsatz bei hochspannungsfesten Elementen, da die Potentiale der Elemente zuverlässig voneinander isoliert werden können.
Anhand der Fig. 6(a) bis (e), welche Schnittansichten nach jeweiligen Herstellungsschritten darstellen, soll zunächst ein bekanntes Trench-Trennverfahren näher erläutert werden.
Wie in Fig. 6(a) dargestellt, geht dieses Verfahren von einem SOI-Wafer aus, welches sich aus einem Trägersubstrat 1, einem darauf befindlichen Trenn-Isolierfilm 2 und darüber einem einkri­ stallinen Siliciumsubstrat (Silicium-Elementensubstrat) 3 zusammensetzt. Auf dem Siliciumsub­ strat 3 dieses SOI-Wafers wird nächst ein Oxidfilm 4 ausgebildet, wie in Fig. 6(a) dargestellt. Dieser Oxidfilm 4 wird dann mittels der Fotoätztechnik zur Erzielung eines bestimmten Musters geätzt. Unter Verwendung des so gemusterten Oxidfilms 4 als Maske wird das Siliciumsubstrat 3 bis hinunter zu dem Trenn-Isolierfilm 2 geätzt, um einen Trench 8 mit einer Breite von beispielsweise 3 µm zu bilden (Fig. 6(b)). Nach Entfernen des Fotoresists, das als Teil der erwähnten Fotoätztechnik aufgebracht wurde, so wie des Oxidfilms 4 von dem Siliciumsubstrat 3 wird mittels thermischer Oxidation ein Oxidfilm 9 mit einer Dicke von 0,5 bis 1 µm auf der Oberfläche des Siliciumsubstrats 3 und an den Seitenwänden des Trenchs 8 ausgebildet, wie in Fig. 6(c) dargestellt. Anschließend wird mittels Niederdruck-CVD auf dem Siliciumsubstrat 3 und in dem Trench 8 ein 2 µm Polysiliciumfilm 5A abgeschieden. (Fig. 6(d)). Durch Zurückätzen wird der Polysiliciumfilm 5A von dem Siliciumsubstrat 3 und oberhalb des Trenchs 8 entfernt, während der Polysiliciumfilm 5A im Trench zurückbleibt (Fig. 6(e)).
Bei dem beschriebenen Verfahren wird der Oxidfilm 9 durch thermische Oxidation hergestellt. Da er der Isolation dient, muß er eine Dicke von etwa 0,5 µm aufweisen, um für hochspan­ nungsfeste Elemente geeignet zu sein. Die thermische Oxidation muß daher bei hohen Tempera­ turen über eine lange Zeitspanne erfolgen. Dies führt zu einer Spannungskonzentration an den Ecken 10, 11 des Trenchs 8, und zwar vermutlich infolge der unterschiedlichen thermischen Ausdehnungskoeffizienten des Siliciumsubstrat 3 einerseits und des Oxidfilms 9 andererseits. Diese Spannungskonzentration führt zu Kristallfehlern an den Ecken 10, 11. Als Folge davon nimmt die Durchbruchsspannung von in dem Siliciumsubstrat ausgebildeten Elementen bzw. einer in dem Siliciumsubstrat 3 ausgebildeten Halbleitervorrichtung ab, und ihr Leckstrom nimmt zu.
Um dies zu vermeiden sieht die JP-A-129854/1991 vor, die Elemente in größerem Abstand von dem Trench 8 auszubilden und die Ecken 10, 11 des Trenchs abzurunden. Die Ausbildung von Elementen in größerem Abstand von dem Trench erfordert jedoch eine Vergrößerung des Chips. Obwohl es überdies technisch möglich ist, die Ecken 10, 11 des Trenchs 8 abzurunden, wird doch das gleichförmige Ätzen von Oberseite und Boden des Trenchs 8 mit zunehmender Tiefe des Trenchs 8 schwieriger, was zu ungleichförmigen Abrundungen führt. Daher werden die Durchbruchsspannung und Leckströme der Elemente ungleichförmig.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren der eingangs angegebenen Art so auszugestalten, daß Kristallfehler im Siliciumsubstrat vermieden werden und ohne Erfordernis einer Chipvergrößerung eine Abnahme der Durchbruchsspannung und eine Zunahme von Leck­ strömen verhindert werden.
Diese Aufgabe wird erfindungsgemäß mit einem Verfahren gemäß Anspruch 1 bzw. Anspruch 6 gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Das Verfahren gemäß der vorliegenden Erfindung ermöglicht eine Reduzierung der zur Oxidation benötigten Temperatur und Zeit, da die Geschwindigkeit, mit der Polysilicium oxidiert höher ist als die, mit der das einkristalline Siliciumsubstrat oxidiert. Darüberhinaus wirkt der Polysilicium­ film als Spannungsabbaumaterial zwischen dem Oxidfilm und dem Siliciumsubstrat während der Oxidation.
Nach Ausbildung des Trenchs können dessen Seitenwände vor dem Abscheiden des Polysili­ ciumfilms entweder durch thermische Oxidation oder Abscheiden einer nachfolgend oxidierten dünnen Polysiliciumschicht mit einem dünnen Oxidfilm bedeckt werden. Das auf den Seiten­ wänden zurückbleibende Polysilicium kann dabei während der Oxidation als Spannungsabbau­ material wirken, während der dünne Oxidfilm ferner verhindert, daß Verunreinigungen von dem Polysiliciumfilm in das Silicium diffundieren.
Der Polysiliciumfilm, der auf den Seitenwänden des Trenchs verbleibt, braucht nicht vollständig oxidiert zu werden, vielmehr kann ein Teil des Films belassen werden wie er ist. Hierdurch erhält der Polysiliciumfilm Wirkungen ähnlich jenen des vorstehend genannten dünnen Oxid­ films, ohne daß jedoch die Anzahl von Herstellungsschritten zunehmen würde.
Statt einen an den Seitenwänden des Trenchs übrigbleibenden Polysiliciumfilm zur Ausbildung des Isolierfilms in dem Trench zu oxidieren, kann das CVD-Verfahren zur Ausbildung eines drit­ ten Isolierfilms verwendet werden. Das CVD-Verfahren mindert Spannungen während des Vergrabens bzw. Auffüllens des Trenchs, da bei ihm niedrigere Temperaturen als bei der thermi­ schen Oxidation eingesetzt werden.
In allen vorgenannten Fällen kann der Polysiliciumfilm dotiert sein. Hierdurch kann der Polysili­ ciumfilm einerseits in erwähnter Weise die Spannung während der Oxidation vermindern, während andererseits die Dotierstoffe wie Phosphor, Bor etc. aus dem Polysilicium in das Sili­ ciumsubstrat zur Ausbildung einer Diffusionszone diffundieren können.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen näher erläu­ tert. Es zeigen:
Fig. 1 (a) bis (e) Querschnittsansichten zur Erläuterung einzelner Herstellungsschritte gemäß einem ersten Ausführungsbeispiel der Erfindung,
Fig. 2(a) bis (e) Querschnittsansichten zur Erläuterung einzelner Herstellungsschritte gemäß einem dritten Ausführungsbeispiel der Erfindung,
Fig. 3(a) bis (e) Querschnittsansichten zur Erläuterung einzelner Herstellungsschritte gemäß einem viertem Ausführungsbeispiel der Erfindung,
Fig. 4(a) und (b) Querschnittsansichten zur Erläuterung einzelner Herstellungsschritte gemäß einem fünften Ausführungsbeispiel der Erfindung,
Fig. 5 eine Querschnittsansicht zur Erläuterung eines Herstellungsschritts gemäß einem sechsten Ausführungsbeispiel der Erfindung, und
Fig. 6(a) bis (e) Querschnittsansichten zur Erläuterung einzelner Herstellungsschritte gemäß einem Beispiel des Standes der Technik.
Die Fig. 1(a) bis (e) zeigen Querschnittsansichten zur Erläuterung einzelner Herstellungsschritte in der Reihenfolge des Verfahrensablaufs gemäß einem ersten Ausführungsbeispiel der Erfin­ dung.
Ein SOI-Wafer umfaßt zur Ausbildung von Halbleiter-Bauelementen bzw. Halbleitervorrichtungen ein einkristallines Silicium-Elementensubstrat 3 mit einer Dicke von 10 µm, das unter Zwischen­ lage eines Trenn-Isolierfilms 2, eines Oxidfilms mit 2 µm Dicke, auf einem Trägersubstrat 1 angeordnet ist. Mittels thermischer Oxidation wird auf dem Siliciumsubstrat 3 ein erster Isolier­ film 4 in der Form eines Oxidfilms mit 1,0 µm Dicke ausgebildet, was in Fig. 1(a) dargestellt ist.
Mittels einer Fotoätztechnik wird der erste Isolierfilm 4 zu einer Oxidfilmmaske geätzt, die ihrer­ seits zum Ätzen des Siliciumsubstrats 3 dient. Das Siliciumsubstrat 3 wird zur Ausbildung eines Trenchs 8 für die Elemententrennung durch reaktives Ionenätzen (RIE) unter Einsatz eines Magnetrons und unter Verwendung von Wasserstoffbromid (HBr) als Ätzgas anisotrop geätzt, wobei der Trench 8 den Trenn-Isolierfilm 2 erreicht und eine Dicke bzw. Breite von 2 µm aufweist. Das Ergebnis dieses Schritts ist in Fig. 1(b) dargestellt.
Als nächstes wird mit Niederdruck-CVD unter Verwendung von Monosilangas bei einer Reak­ tionstemperatur von etwa 600°C auf der Oberfläche des Siliciumsubstrats 3 und in dem Trench 8 ein Polysiliciumfilm 5A ohne Dotierstoffe mit 1,5 µm Dicke ausgebildet, wie in Fig. 1(c) gezeigt.
Durch erneutes anisotropes Ätzen wird der Polysiliciumfilm 5A auf der Oberfläche des Silicium­ substrats 3 und in dem Trench 8 geätzt, und zwar in einer solchen Weise, daß der Polysilicium­ film 5A an den Seitenwänden des Trenchs 8 zurückbleibt, der Trenn-Isolierfilm 2 am Boden des Trenchs 8 jedoch freigelegt wird. Dieses Ätzen des Polysiliciumfilms 5A kann mittels Elektro­ nenzyklotronresonanz-(ECR)-Plasmaätzen unter Verwendung von Chlor (Cl₂) zusätzlich zu HBr ausgeführt werden. Eine Fluorlösung wird dann verwendet, um den ersten Isolierfilm 4 von der Oberfläche des Siliciumsubstrats 3 zu entfernen, was zu dem in Fig. 1(d) dargestellten Ergebnis führt.
Der an den Seitenwänden des Trenchs 8 zurückbleibende Polysiliciumfilm 5A wird zum Vergra­ ben bzw. Auffüllen des Trenchs thermisch oxidiert, während ein zweiter Oxidfilm 6A auf der Oberfläche des Siliciumsubstrats 3 ausgebildet wird (Fig. 1(e)).
Dadurch, daß man den Polysiliciumfilm 5A nur an den Seitenwänden des Trenchs stehen läßt und oxidiert, um den zweiten Oxidfilm 6A zu bilden, der den Trench 8 auffüllt, können die Oxidationstemperatur und -dauer verringert werden, weil die Geschwindigkeit, mit der der Poly­ siliciumfilm oxidiert, höher ist als diejenige, mit der einkristallines Silicium oxidiert. Da ferner der Polysiliciumfilm 5A dazu beiträgt, die Spannung zwischen dem zweiten Oxidfilm 6A und dem Siliciumsubstrat 3 abzubauen, wird die Spannung vermindert, die beim Stand der Technik während der Ausbildung des Isolierfilms in dem Trench zu Kristallfehlern im Siliciumsubstrat 3 geführt hat, so daß diese Kristallfehler hier nicht oder stark vermindert auftreten. Dies verhin­ dert eine Abnahme der Durchbruchsspannung von in dem Siliciumsubstrat 3 ausgebildeten Elementen und verhindert ferner eine Zunahme von deren Leckströmen.
Experimente zeigten, daß die Durchbruchsspannung einer Halbleitervorrichtung, die auf einem Siliciumsubstrat ausgebildet wurde, dessen Trench gemäß dem ersten Ausführungsbeispiel der Erfindung hergestellt wurde, um etwa 15% höher lag als diejenige einer Halbleitervorrichtung auf einem Siliciumsubstrat mit in bekannter Weise hergestelltem Trench.
Ein zweites Ausführungsbeispiel der Erfindung unterscheidet sich von dem ersten Ausführungs­ beispiel darin, daß im Schritt gemäß Fig. 1(c) anstelle des dotierstofffreien Polysiliciumfilms 5A ein mit Phosphor dotierter Polysiliciumfilm 5B mit einer Stärke von 1,5 µm ausgebildet wurde. Phosphor kann dadurch eingeführt werden, daß dem Monosilan (SiH₄) als Materialgas für das Niederdruck-CVD-Verfahren Phosphin (PH₃) zugesetzt wird. Die übrigen Verfahrensschritte des zweiten Ausführungsbeispiels sind dieselben wie bei dem ersten Ausführungsbeispiel.
Wie bei dem ersten Ausführungsbeispiel kann durch Oxidieren des Polysiliciumfilms 5B, wodurch der zweite Oxidfilm 6B, der den Trench 8 auffüllt, gebildet wird, das Auftreten von Spannungen bei der Bildung eines Oxidfilms in dem Trench vermindert werden, was Kristallfeh­ ler in dem Siliciumsubstrat 3 verhindert.
Da ferner während der Oxidation des Polysiliciumfilms 5B das in ihm enthaltene Phosphor in das Siliciumsubstrat 3 diffundiert, wird in diesem nahe dem Trench 8 eine Diffusionszone gebildet, die verhindert, daß sich eine Verarmungsschicht ausdehnt. Der Polysiliciumfilm 5B hat außer­ dem eine Getterfunktion, die verhindert, daß das Siliciumsubstrat 3 mit Eisen aus dem Bereich des Trenchs verunreinigt wird, wodurch die Eigenschaften und die Zuverlässigkeiten der Elemente verbessert werden.
Der Polysiliciumfilm kann alternativ auch mit anderen Dotierstoffen wie Bor dotiert werden. In diesem Fall kann B₂H₆ als Materialgas beim Niederdruck-CVD-Verfahren zugesetzt werden.
Die Fig. 2(a) bis (e) sind Schnittansichten in der Reihenfolge einzelner Herstellungsschritte gemäß einem dritten Ausführungsbeispiel der Erfindung.
Auf einem SOI-Wafer mit gleichem Aufbau wie bei den ersten beiden Ausführungsbeispielen werden in gleicher Weise wie dort zunächst der erste Isolierfilm 4 (Fig. 2(a)) und dann der Trench 8 ausgebildet. Abweichend von den ersten beiden Ausführungsbeispielen folgt nun eine thermische Oxidation zur Erzeugung eines dritten Isolierfilms 7A mit einer Dicke von 0,1 µm auf den Seitenwänden des Trenchs 8, wie in Fig. 2(b) dargestellt.
Als nächstes wird mittels Unterdruck-CVD unter Verwendung von Monosilangas als Material ein mit Phosphor dotierter Polysiliciumfilm 5B mit einer Stärke von 1,5 µm auf dem Siliciumsubstrat 3 und in dem Trench 8 ausgebildet, was zu der in Fig. 2(c) gezeigten Anordnung führt.
Dann wird erneut mittels HBr anisotrop geätzt, um den Polysiliciumfilm 5B auf der Oberfläche des Siliciumsubstrats 3 und in dem Trench 8 zu ätzen, und zwar in einer solchen Weise, daß der Polysiliciumfilm 5B an den Seitenwänden des Trenchs 8 zurückbleibt, der Trenn-Isolierfilm 2 am Boden des Trenchs 8 aber freigelegt wird. Mit einer Fluorlösung wird anschließend der erste Isolierfilm 4 von der Oberfläche des Siliciumsubstrats 3 entfernt (Fig. 2(d)).
Der Polysiliciumfilm 5B an den Seitenwänden des Trenchs 8 wird dann thermisch oxidiert, um den Trench zu vergraben bzw. aufzufüllen, während ein zweiter Isolierfilm 6B an der Oberfläche des Siliciumsubstrats 3 gebildet wird (Fig. 2(e)).
In gleicher Weise wie bei den vorhergehenden Ausführungsbeispielen, kann dadurch, daß man den Polysiliciumfilm 5B nur an den Seitenwänden des Trenchs stehenläßt und zur Bildung des zweiten Oxidfilms 6B, der den Trench 8 auffüllt, oxidiert, das Entstehen einer Spannung während der Ausbildung eines Isolierfilms in dem Trench vermindert werden und dadurch das Auftreten von Kristallfehlern in dem Siliciumsubstrat 3 verhindert werden.
Darüberhinaus kann die Getterfunktion des Polysiliciumfilms 5B, die eine Verunreinigung des Siliciumsubstrats 3 mit Eisen verhindert, dazu benutzt werden, die Eigenschaften und Zuverläs­ sigkeit der Elemente zu verbessern. Dabei beschränkt der dünne Oxidfilm 7A, der durch thermi­ sche Oxidation des Siliciumsubstrats 3 entstanden ist, nicht die Diffusion von Verunreinigungen wie etwa Eisen, unterbindet aber die Diffusion des Phosphors (oder alternativ des Bors) vom Polysilicium 5B in das Siliciumsubstrat 3, wenn solche Diffusion von Phosphor oder Bor für die in dem Siliciumsubstrat 3 auszubildenden Elemente nicht erforderlich oder zweckmäßig ist.
Die Fig. 3(a) bis (e) zeigen Schnittansichten in der Reihenfolge einzelner Verfahrensschritte gemäß einem vierten Ausführungsbeispiel der Erfindung.
Das vierte Ausführungsbeispiel der Erfindung unterscheidet sich von dem dritten darin, daß anstelle des dünnen Oxidfilms 7A beim dritten Ausführungsbeispiel ein dünner Oxidfilm 7C auf folgende Weise ausgebildet wird. Nachdem der Trench 8 hergestellt wurde, wird durch Nieder­ druck-CVD unter Verwendung von Monosilangas ein dotierstofffreier dünner Polysiliciumfilm einer Dicke von 0,1 µm auf dem Siliciumsubstrat 3 und in dem Trench 8 ausgebildet. Dieser dünne Polysiliciumfilm wird dann zum Erhalt des dünnen Oxidfilms 7C oxidiert (Fig. 3(b)). Abge­ sehen von diesem Unterschied trifft die voranstehende Beschreibung zu den Fig. 2(a) bis (e) in gleicher Weise auf die Fig. 3(a) bis (e) zu, so daß zur Vermeidung von Wiederholungen darauf verwiesen sei.
Dadurch daß bei dem vierten Ausführungsbeispiel der dünne Oxidfilm 7C durch Oxidation eines dünnen Polysiliciumfilms gebildet wird, ergibt sich der zusätzliche Vorteil, daß die Oxidations­ temperatur und -dauer zur Ausbildung des dünnen Oxidfilms im Vergleich zum dritten Ausfüh­ rungsbeispiel verringert werden kann, wodurch das Entstehen von Kristallfehlern noch besser verhindert wird.
Die Fig. 4(a) und (b) zeigen Schnittansichten zur Erläuterung eines fünften Ausführungsbei­ spiels, das eine Abwandlung des zuvor anhand von Fig. 1 beschriebenen ersten Ausführungs­ beispiels darstellt. Der Unterschied dieses fünften Ausführungsbeispiels gegenüber dem ersten Ausführungsbeispiel besteht darin, daß nach Ausbildung des Polysiliciumfilms 5A gemäß Fig. 1(c) das anisotrope Ätzen in einer solchen Weise ausgeführt wird, daß ein größerer Teil des Polysiliciumfilms 5A an den Seitenwänden des Trenchs 8 zurückbleibt, als dies beim ersten Ausführungsbeispiel der Fall ist, aber dennoch der Boden des Trenchs 8 freigelegt wird. Dies läßt sich durch Steuerung des Gasdrucks und der Vorspannung beim reaktiven Ionenätzen errei­ chen. Anschließend wird wie bei den vorgenannten Ausführungsbeispielen eine Fluorlösung dazu benutzt, den ersten Isolierfilm 4 von der Oberfläche des Siliciumsubstrats 3 zu entfernen, und es ergibt sich die in Fig. 4(a) dargestellte Anordnung.
Der Polysiliciumfilm 5A, der an den Seitenwänden des Trenchs 8 zurückgeblieben ist, wird dann zum Vergraben des Trenchs oxidiert, während ein zweiter Oxidfilm 6A an der Oberfläche des Siliciumsubstrats 3 ausgebildet wird. Da jedoch in diesem Fall eine größere Menge des Polysili­ ciumfilms 5A an den Seitenwänden zurückgeblieben ist, bleibt ein Teil des Polysiliciumfilms 5A als solcher auch noch zurück, nachdem der Trench 8 durch die Oxidation gefüllt wurde (siehe Fig. 4(b)).
Dadurch, daß bei diesem fünften Ausführungsbeispiel verhindert wird, daß der Polysiliciumfilm 5A vollständig oxidiert wird, also ein Teil des Polysiliciumfilms zwischen dem Siliciumsubstrat 3 und dem durch Oxidation entstandenen zweiten Isolierfilm 6A zurückbleibt, kann eine Spannung während der Ausbildung eines Isolierfilms in dem Trench weiter vermindert werden, da der zweite Oxidfilm 6A von dem Siliciumsubstrat 3 beabstandet ist.
Fig. 5 zeigt eine Querschnittsansicht zur Erläuterung eines sechsten Ausführungsbeispiels der Erfindung, die ebenfalls eine Abwandlung des ersten Ausführungsbeispiels darstellt. Fig. 5 zeigt den Verfahrensschritt, der auf den Schritt von Fig. 1(d) folgt.
Nach dem anisotropen Ätzen des ersten Polysiliciumfilms 5A in Fig. 1(d) wird durch Nieder­ druck-CVD unter Verwendung von Monosilan (SiH₄) und Distickstoffoxid (N₂O) als Materialgase ein CVD-Oxidfilm 6C ausgebildet, der den Trench auffüllt und auf der Oberfläche des Silicium­ substrats 3 abgeschieden wird, wie in Fig. 5 dargestellt. Dies erfolgt bei einer Temperatur von 750°C.
Dieses Niederdruck-CVD-Verfahren verwendet niedrigere Temperaturen als die thermische Oxidation, so daß die Spannungen während des Vergrabens bzw. Auffüllens des Trenchs weiter verringert werden. Hierdurch kann das Auftreten von Kristallfehlern in dem Siliciumsubstrat 3 noch besser verhindert werden, womit die Eigenschaften und die Zuverlässigkeiten der Elemente weiter erhöht werden.
Die voranstehend beschriebene Erfindung ist nicht nur auf ein laminiertes SOI-Substrat, sondern beispielsweise auch auf ein sogenanntes SIMOX-Substrat (separation by implanted oxygen) anwendbar, bei dem eine hohe Ionenkonzentration in ein Siliciumsubstrat implantiert wird, um in diesem einen Oxidfilm als Trenn-Dielektrikum zu erzeugen. Das SIMOX-Substrat ist eine beson­ dere Art von SOI-Substrat.
Wie voranstehend beschrieben wird gemäß der vorliegenden Erfindung ein auf den Seitenwän­ den des in einem Siliciumsubstrat ausgebildeten Trenchs stehengelassener Polysiliciumfilm zur Bildung eines Isolierfilms oxidiert, welcher das Innere des Trenchs auffüllt. Dadurch wird mit der Folge einer Verringerung auftretender Spannungen die Oxidationstemperatur und/oder -dauer reduziert. Der Polysiliciumfilm dient somit zum Abbau der Spannung zwischen dem Oxidfilm und dem Siliciumelementensubstrat, um das Entstehen von Kristallfehlern in dem Siliciumsubstrat zu verhindern. Dies erhöht die Durchbruchsspannung und die Zuverlässigkeit von in dem Silicium­ elementensubstrat ausgebildeten Halbleiter-Bauelementen.

Claims (7)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend die Schritte:
  • (a) Ausbilden eines ersten Isolierfilms (4) auf dem Siliciumsubstrat (3) eines SOI- Substrats, bei welchem sich das Siliciumsubstrat (3) unter Zwischenlage eines Trenn-Isolierfilms (2) auf einem Trägersubstrat (1) befindet,
  • (b) Mustern des ersten Isolierfilms (4) zur Ausbildung einer eine Öffnung aufweisenden Maske,
  • (c) Ätzen des Siliciumsubstrats (3) unter Verwendung der Maske zur Ausbildung eines bis zu dem Trenn-Isolierfilm (2) reichenden Trenchs (8),
  • (d) Abscheiden eines Polysiliciumfilms (5A; 5B), der den ersten Isolierfilm (4) und die Innenfläche des Trenchs (8) bedeckt,
  • (e) Anisotropes Ätzen des Polysiliciumfilms (5A; 5B) auf dem ersten Isolierfilm (4) und in dem Trench (8) unter Zurücklassen des Polysiliciumfilms an den Seitenwänden des Trenchs (8),
  • (f) Ätzen und Entfernen des ersten Isolierfilms (4), und
  • (g) thermisches Oxidieren des an den Seitenwänden des Trenchs (8) zurückgebliebe­ nen Polysiliciumfilms (5A; 5B) sowie des Siliciumsubstrats (3) zur Ausbildung eines zweiten Isolierfilms (6A; 6B), welcher den Trenn-Isolierfilm (2) berührt, um den Trench (8) aufzufüllen und das Siliciumsubstrat (3) in voneinander isolierte Bereiche zu unterteilen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Schritt (c) und vor Schritt (d) die Seitenwände des Trenchs (8) mit einem dünnen Oxidfilm (7A; 7C) bedeckt werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der dünne Oxidfilm (7A) durch thermische Oxidation gebildet wird.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der dünne Oxidfilm (7C) durch Abscheiden und Oxidieren eines dünnen Polysiliciumfilms gebildet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der auf den Seitenwänden des Trenchs (8) zurückbleibende Polysiliciumfilm (5A; 5B) im Schritt (g) nicht vollständig oxidiert wird, sondern ein Teil als polykristalliner Film zurückbleibt.
6. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend die Schritte:
  • (a) Ausbilden eines ersten Isolierfilms (4) auf dem Siliciumsubstrat (3) eines SOI- Substrats, bei welchem sich das Siliciumsubstrat (3) unter Zwischenlage eines Trenn-Isolierfilms (2) auf einem Trägersubstrat (1) befindet,
  • (b) Mustern des ersten Isolierfilms (4) zur Ausbildung einer eine Öffnung aufweisenden Maske,
  • (c) Ätzen des Siliciumsubstrats (3) unter Verwendung der Maske zur Ausbildung eines bis zu dem Trenn-Isolierfilm (2) reichenden Trenchs (8),
  • (d) Abscheiden eines Polysiliciumfilms (5A; 5B), der den ersten Isolierfilm (4) und die Innenfläche des Trenchs (8) bedeckt,
  • (e) Anisotropes Ätzen des Polysiliciumfilms (5A; 5B) auf dem ersten Isolierfilm (4) und in dem Trench (8) unter Zurücklassen des Polysiliciumfilms an den Seitenwänden des Trenchs (8),
  • (f) Ätzen und Entfernen des ersten Isolierfilms (4), und
  • (g) Abscheiden eines dritten Isolierfilms innerhalb des Trenchs (8) und auf dem Sili­ ciumsubstrat (3) mittels eines CVD-Verfahrens, um den Trench aufzufüllen und das Siliciumsub­ strat in voneinander isolierte Bereiche zu unterteilen.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Polysiliciumfilm (5B) mit einem Dotierstoff dotiert wird.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100519834B1 (ko) * 1997-05-29 2005-10-06 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 디바이스의 제조 방법
JP3342412B2 (ja) * 1997-08-08 2002-11-11 三洋電機株式会社 半導体装置およびその製造方法
KR100296130B1 (ko) 1998-06-29 2001-08-07 박종섭 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터 제조방법
JP2000323484A (ja) * 1999-05-07 2000-11-24 Mitsubishi Electric Corp 半導体装置及び半導体記憶装置
KR100548536B1 (ko) * 1999-06-21 2006-02-02 주식회사 하이닉스반도체 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법
KR100505400B1 (ko) * 1999-06-21 2005-08-04 주식회사 하이닉스반도체 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법
TW429514B (en) * 1999-10-06 2001-04-11 Mosel Vitelic Inc Planarization method for polysilicon layer deposited on the trench
US6881645B2 (en) * 2000-08-17 2005-04-19 Samsung Electronics Co., Ltd. Method of preventing semiconductor layers from bending and semiconductor device formed thereby
US6602759B2 (en) * 2000-12-07 2003-08-05 International Business Machines Corporation Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US6521510B1 (en) * 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
JP4660964B2 (ja) * 2001-05-11 2011-03-30 株式会社デンソー 絶縁分離型半導体装置の製造方法
US6599813B2 (en) * 2001-06-29 2003-07-29 International Business Machines Corporation Method of forming shallow trench isolation for thin silicon-on-insulator substrates
JP2004047624A (ja) * 2002-07-10 2004-02-12 Renesas Technology Corp 半導体装置およびその製造方法
JP4657614B2 (ja) 2004-03-09 2011-03-23 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
ITTO20050056A1 (it) * 2005-02-03 2006-08-04 St Microelectronics Srl Procedimento di fabbricazione di una fetta soi con aumentata capacita' di segregazione delle impurita'
DE102005010944B4 (de) * 2005-03-10 2009-09-10 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen
US9093266B2 (en) * 2011-04-11 2015-07-28 Micron Technology, Inc. Forming high aspect ratio isolation structures
KR20130104728A (ko) * 2012-03-15 2013-09-25 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 적층 반도체 패키지

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
DE3265339D1 (en) * 1981-03-20 1985-09-19 Toshiba Kk Method for manufacturing semiconductor device
FR2518747A1 (fr) * 1981-12-18 1983-06-24 Sereg Soc Dispositif de mesure de la temperature
JPS6167933A (ja) * 1984-09-11 1986-04-08 Nec Corp 半導体基板及びその製造方法
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
JPH03110856A (ja) * 1989-09-26 1991-05-10 Fujitsu Ltd 半導体装置の製造方法
JPH03129854A (ja) * 1989-10-16 1991-06-03 Toshiba Corp 半導体装置の製造方法
JPH03175651A (ja) * 1989-12-04 1991-07-30 Fujitsu Ltd 半導体装置の製造方法
JPH03268445A (ja) * 1990-03-19 1991-11-29 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路用半導体基板の製法
US5196373A (en) * 1990-08-06 1993-03-23 Harris Corporation Method of making trench conductor and crossunder architecture
JPH04225259A (ja) * 1990-12-27 1992-08-14 Fujitsu Ltd 半導体装置の製造方法
JPH0563073A (ja) * 1991-08-30 1993-03-12 Hitachi Ltd 半導体集積回路及びその製造方法
JP2812013B2 (ja) * 1991-10-14 1998-10-15 株式会社デンソー 半導体装置の製造方法
JP3021850B2 (ja) * 1991-10-14 2000-03-15 株式会社デンソー 半導体装置の製造方法
JP3189320B2 (ja) * 1991-10-15 2001-07-16 株式会社デンソー 半導体装置の製造方法
US5318663A (en) * 1992-12-23 1994-06-07 International Business Machines Corporation Method for thinning SOI films having improved thickness uniformity
DE59405680D1 (de) * 1993-06-23 1998-05-20 Siemens Ag Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien
EP0631306B1 (de) * 1993-06-23 2000-04-26 Siemens Aktiengesellschaft Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate

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US6121097A (en) 2000-09-19
US5854120A (en) 1998-12-29
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