JPS6167933A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- JPS6167933A JPS6167933A JP18989184A JP18989184A JPS6167933A JP S6167933 A JPS6167933 A JP S6167933A JP 18989184 A JP18989184 A JP 18989184A JP 18989184 A JP18989184 A JP 18989184A JP S6167933 A JPS6167933 A JP S6167933A
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体基板及びその製造方法に関し、特に製造
プロセス中の熱処理により発生する基板の反りを防止す
る半導体基板の構造並びＫその構造を容易に実現する製
造方法に関する。
プロセス中の熱処理により発生する基板の反りを防止す
る半導体基板の構造並びＫその構造を容易に実現する製
造方法に関する。
（従来技術）
誘電体薄膜により電気的に分離された複数個の島状の単
結晶半導体を厚い多結晶半導体で物理的に支持する半導
体基板、すなわち誘電体分礁形半導体基板（以下ＤＩ基
板と記す）は最近、高耐圧ＩＣ分野で実用化され、使用
されるようになってきている。
結晶半導体を厚い多結晶半導体で物理的に支持する半導
体基板、すなわち誘電体分礁形半導体基板（以下ＤＩ基
板と記す）は最近、高耐圧ＩＣ分野で実用化され、使用
されるようになってきている。
ＤＩ基板は、素子間分離が良好であること、分離容量が
小さいこと等、優れたメリットを有すると共に、製造プ
ロセスが特殊で専用設備が必要であり、かつ複雑でちる
こと、加工性精度に劣ること等のデメリットを有してい
る。
小さいこと等、優れたメリットを有すると共に、製造プ
ロセスが特殊で専用設備が必要であり、かつ複雑でちる
こと、加工性精度に劣ること等のデメリットを有してい
る。
デメリットの中で最も大きなものの１つは、製造プロセ
スの熱処理により発生するＤＩ基板の反りの問題である
。第４図１ａ） 、 （ｂ）は従来の構造のＤＩ基板で
発生する反りの状況を説明するだめの工程順に示した断
面図である。第４図（ａ）は熱処理前の状態を示したも
のであり、その状態では、厚い多結晶半導体１の主表面
側に誘電体薄膜２により電気的に絶縁分離された島状の
単結晶半導体３を形成すると云う複雑な構造をしている
が、多結晶半導体１の形成条件を十分に吟味し、その状
態でのＤＩ基板の反りは無視できるレベルになっている
ことを示している。第４図ｔｂ）は、該ＤＩ−１１−板
を熱酸化し、主表面に５ｉ０１膜４を被覆し、選択的拡
散法で不純物を熱拡散し、拡散層５を形成したものを示
している。熱酸化と熱拡散（通常の半導体装置の製造プ
ロセスでは、どちらも何度め１繰り返えされる）とによ
り、第４図（ｂ）に示したように基板に反りが発生する
。この反りの発生の原因は、種々なメカニズが混合した
複雑なものである力；、量的に大きなものの１つとして
は、Ｔ、５ｕｚｕｋｉ等がＪ 、 Ｅｌｅｃｔｒｏｃｈ
ｅｍ、Ｓｏｃ、、 Ｍｏｌ 、 １２７ 、ＩＶｋＬ７
、１９８０ 。
スの熱処理により発生するＤＩ基板の反りの問題である
。第４図１ａ） 、 （ｂ）は従来の構造のＤＩ基板で
発生する反りの状況を説明するだめの工程順に示した断
面図である。第４図（ａ）は熱処理前の状態を示したも
のであり、その状態では、厚い多結晶半導体１の主表面
側に誘電体薄膜２により電気的に絶縁分離された島状の
単結晶半導体３を形成すると云う複雑な構造をしている
が、多結晶半導体１の形成条件を十分に吟味し、その状
態でのＤＩ基板の反りは無視できるレベルになっている
ことを示している。第４図ｔｂ）は、該ＤＩ−１１−板
を熱酸化し、主表面に５ｉ０１膜４を被覆し、選択的拡
散法で不純物を熱拡散し、拡散層５を形成したものを示
している。熱酸化と熱拡散（通常の半導体装置の製造プ
ロセスでは、どちらも何度め１繰り返えされる）とによ
り、第４図（ｂ）に示したように基板に反りが発生する
。この反りの発生の原因は、種々なメカニズが混合した
複雑なものである力；、量的に大きなものの１つとして
は、Ｔ、５ｕｚｕｋｉ等がＪ 、 Ｅｌｅｃｔｒｏｃｈ
ｅｍ、Ｓｏｃ、、 Ｍｏｌ 、 １２７ 、ＩＶｋＬ７
、１９８０ 。
Ｐ、１５３７〜１５４２に報告している” Ｄｅｆｏｒ
ｍａ ｔ １ｏｎｉｎ Ｄｉｅｌｅｃｔｒｉｃ−Ｉｓｏ
ｌａｔｅｄ ５ｕｂｓｔｒａｔｅｓ ａｎｄ ＩｔｓＣ
ｏｎｔｒｏｌ ｂｙ ａ Ｍｕｌｔｉｌａｙｅｒ Ｐｏ
１ｙｓｉｌｉｃｏｎ ５ｕｐｐｏｒｔすなわち、裏面よ
り、多結晶半導体１へ侵入した酸素は、周囲の半導体、
具体的には、シリコンと結合し、酸化物を生成する。こ
のとき、体積膨張があり、酸素の侵入した裏面近傍に引
っばり応力が発生し、第４図（ｂ）に示したように、Ｄ
Ｉ基板は反る。
ｍａ ｔ １ｏｎｉｎ Ｄｉｅｌｅｃｔｒｉｃ−Ｉｓｏ
ｌａｔｅｄ ５ｕｂｓｔｒａｔｅｓ ａｎｄ ＩｔｓＣ
ｏｎｔｒｏｌ ｂｙ ａ Ｍｕｌｔｉｌａｙｅｒ Ｐｏ
１ｙｓｉｌｉｃｏｎ ５ｕｐｐｏｒｔすなわち、裏面よ
り、多結晶半導体１へ侵入した酸素は、周囲の半導体、
具体的には、シリコンと結合し、酸化物を生成する。こ
のとき、体積膨張があり、酸素の侵入した裏面近傍に引
っばり応力が発生し、第４図（ｂ）に示したように、Ｄ
Ｉ基板は反る。
この対策として、裏面からの酸素の侵入を防止すること
も１つであるが、その他に、裏面近傍に発生する応力を
補償する応力を発生させることも反りの対策として可能
である。補償の応力としては、後面近府に圧縮応力を発
生させるか、主表面近傍に引っばり応力を発生させるか
が必要である〇（発明の目的） 本発明の目的は、上記欠点を除去し、如何なる製造プロ
セスに対しても対応して調整できる半導体基板のソリの
発生を防止できる半導体基板及びその制令方法を提供す
ることにある。
も１つであるが、その他に、裏面近傍に発生する応力を
補償する応力を発生させることも反りの対策として可能
である。補償の応力としては、後面近府に圧縮応力を発
生させるか、主表面近傍に引っばり応力を発生させるか
が必要である〇（発明の目的） 本発明の目的は、上記欠点を除去し、如何なる製造プロ
セスに対しても対応して調整できる半導体基板のソリの
発生を防止できる半導体基板及びその制令方法を提供す
ることにある。
（発明のダＣ成）
本発明の第１の発明の半導体基板は、誘電体薄膜により
眠気的に分離された複数個の島状の単結晶半導体領域を
厚い多結晶半導体で物理的に支持する半導体基板におい
て、主表面側の一部に多結晶半導体層が露出され、該多
結晶半導体層には少なくとも１１１の溝が形成され、該
溝は溝を構成する多結晶半導体の熱酸化により形成され
た酸化物、 で埋められていることをｔｒｆ徴と
して構成される。
眠気的に分離された複数個の島状の単結晶半導体領域を
厚い多結晶半導体で物理的に支持する半導体基板におい
て、主表面側の一部に多結晶半導体層が露出され、該多
結晶半導体層には少なくとも１１１の溝が形成され、該
溝は溝を構成する多結晶半導体の熱酸化により形成され
た酸化物、 で埋められていることをｔｒｆ徴と
して構成される。
また、本発明の第２の発明の半導体基板の製造方法は、
誘電体薄膜により電気的に分離された複数個の島状の単
結晶半導体領域を厚い多結晶半導体で物理的に支持しか
つ単結晶半導体領域の形成された主面側の一部に多結晶
半導体の露出された領域を有する半導体基板を形成する
１母と、前記露出された多結晶半導体領域に少なくとも
１１固の溝をドライエツチング法で形成する工程と、少
なくとも該溝の内面に多結晶半導体層を４１４する工程
と、該多結晶半導体層を熱酸化し前記眞を熱酸化により
形成された酸化物により充満する工程とを含み、前記溝
の幅と溝の内面に形成される多結晶半導体層の厚さによ
り溝の空隙を制御し半導体基板の反りを減少せしむるこ
とを特徴として構成される。
誘電体薄膜により電気的に分離された複数個の島状の単
結晶半導体領域を厚い多結晶半導体で物理的に支持しか
つ単結晶半導体領域の形成された主面側の一部に多結晶
半導体の露出された領域を有する半導体基板を形成する
１母と、前記露出された多結晶半導体領域に少なくとも
１１固の溝をドライエツチング法で形成する工程と、少
なくとも該溝の内面に多結晶半導体層を４１４する工程
と、該多結晶半導体層を熱酸化し前記眞を熱酸化により
形成された酸化物により充満する工程とを含み、前記溝
の幅と溝の内面に形成される多結晶半導体層の厚さによ
り溝の空隙を制御し半導体基板の反りを減少せしむるこ
とを特徴として構成される。
（作 用）
本発明の半導体基板は基板支持体である多結晶半導体層
が半導体装置の構造プロセスに於て酸化されその結果裏
面近傍に応力を発生しその結果基板に反りを発生するの
で発生する応力を補償し基板の反りをなくすようにした
もので、その対策として基板の主表面に多結晶半導体層
を露出させ核層に溝を形成しこれを酸化してこの酸化物
で溝を充満し、このとき発生する応力により裏面に発生
した応力を補償し基板の反りを減少させるものである。
が半導体装置の構造プロセスに於て酸化されその結果裏
面近傍に応力を発生しその結果基板に反りを発生するの
で発生する応力を補償し基板の反りをなくすようにした
もので、その対策として基板の主表面に多結晶半導体層
を露出させ核層に溝を形成しこれを酸化してこの酸化物
で溝を充満し、このとき発生する応力により裏面に発生
した応力を補償し基板の反りを減少させるものである。
また基板は形成する素子により反りの状況がことなるの
で溝の深さ間隙等を調整する必要がある。このために本
発明方法では溝の深さ及び直径を適切に形成した後多結
晶半導体層の厚さをコントロールして溝の間隙を制御し
プロセスに合致した間隙とし、裏面に発生する応力を補
償するようにしたものである。
で溝の深さ間隙等を調整する必要がある。このために本
発明方法では溝の深さ及び直径を適切に形成した後多結
晶半導体層の厚さをコントロールして溝の間隙を制御し
プロセスに合致した間隙とし、裏面に発生する応力を補
償するようにしたものである。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）〜（Ｃ）は本発明の一実施例の構造並びに
その９＃造プロセスによる基板の反りを説明するための
断面図であり、又第２図は本発明の詳細な説明するため
に工程順に示した要部の断面図である。
その９＃造プロセスによる基板の反りを説明するための
断面図であり、又第２図は本発明の詳細な説明するため
に工程順に示した要部の断面図である。
第１図（ａ）は熱処理前のＤＩ基板を示し、多結晶半導
体１は成長速度の速いエピタキシャル法で形成された２
５０〜４００μｍの厚さく厚さｒ叶某板の口径により異
なる）のものであり、誘電体薄膜２には厚さ１．０〜３
．０μｍの熱酸化による５ｉ０２膜を使用している。ま
た、実施例では、単結晶半導体３は、Ｎ形シリコン単結
晶で、抵抗率は１〜３０Ω−α、厚さは１０〜７０μｍ
のものを使用している。第１図（ａｌの図中に示す破線
部分は応力調節領域６で本発明で特に設けたものである
。第１図（ａ）の状態ではＤＩ基板の反りは無視できる
レベルである。応力調節領域６は単結晶半導体３を除去
した多結晶半導体１の主表面側に設けられる。主表面側
に設けることは、−見主表面側の利用効率を低下させる
ように思われるが、半導体集積回路のベレットには、ス
クライプ線、配線領域、マーク表示領域、その他電気的
にはダミーな領域が必ずあり、そこを利用することによ
り、主表面側の利用効率を実質的に低下させることはな
い。ウエーノ１０問辺のダミ一部でも勿論よい。
体１は成長速度の速いエピタキシャル法で形成された２
５０〜４００μｍの厚さく厚さｒ叶某板の口径により異
なる）のものであり、誘電体薄膜２には厚さ１．０〜３
．０μｍの熱酸化による５ｉ０２膜を使用している。ま
た、実施例では、単結晶半導体３は、Ｎ形シリコン単結
晶で、抵抗率は１〜３０Ω−α、厚さは１０〜７０μｍ
のものを使用している。第１図（ａｌの図中に示す破線
部分は応力調節領域６で本発明で特に設けたものである
。第１図（ａ）の状態ではＤＩ基板の反りは無視できる
レベルである。応力調節領域６は単結晶半導体３を除去
した多結晶半導体１の主表面側に設けられる。主表面側
に設けることは、−見主表面側の利用効率を低下させる
ように思われるが、半導体集積回路のベレットには、ス
クライプ線、配線領域、マーク表示領域、その他電気的
にはダミーな領域が必ずあり、そこを利用することによ
り、主表面側の利用効率を実質的に低下させることはな
い。ウエーノ１０問辺のダミ一部でも勿論よい。
本発明による応力調節領域６は実施例のように多結晶半
導体１の主表面部に設ける他に単結晶半導体３の中に設
けることも可能であるが、応力調節能力はやや落ちる。
導体１の主表面部に設ける他に単結晶半導体３の中に設
けることも可能であるが、応力調節能力はやや落ちる。
第１図（ｂ）は第１図（ａ）のＤＩ基板を熱酸化し、主
表面に０．５〜３．０μｍの８ｉ０２膜４を被覆した状
態、並びにその熱処理によってもＤＩ基板の反りは応力
調節領域６の作用により無視できるレベルに維持されて
いることを示す断面図である。
表面に０．５〜３．０μｍの８ｉ０２膜４を被覆した状
態、並びにその熱処理によってもＤＩ基板の反りは応力
調節領域６の作用により無視できるレベルに維持されて
いることを示す断面図である。
第１図（Ｃ）は、さらにフォトエツチング技術と拡散技
術により、不純物を熱拡散して１ム散層５を形成した場
合を示し、その熱処理によっても、ＤＩ基板の反りは、
応力調節領域６の作用により無視できるレベルに維持さ
れることを示している。
術により、不純物を熱拡散して１ム散層５を形成した場
合を示し、その熱処理によっても、ＤＩ基板の反りは、
応力調節領域６の作用により無視できるレベルに維持さ
れることを示している。
実施例においては、不純物としてＰ形不純物にはホウ′
Ｊを、Ｎ型不純物にはリンを使用し、拡散層深さとして
は、それぞれ２〜１５μｍ、および０．３〜１０μｍに
形成した。第２図（Ｃ）以降の工程は通常のＩＣ製造工
程と同じであり、フォトエツチング工程と、不純物拡散
工程とを繰り返えして回路素子を形ｈ１２シ、メタライ
ズ工程により各素子を接続することによりＩＣは完成す
る。
Ｊを、Ｎ型不純物にはリンを使用し、拡散層深さとして
は、それぞれ２〜１５μｍ、および０．３〜１０μｍに
形成した。第２図（Ｃ）以降の工程は通常のＩＣ製造工
程と同じであり、フォトエツチング工程と、不純物拡散
工程とを繰り返えして回路素子を形ｈ１２シ、メタライ
ズ工程により各素子を接続することによりＩＣは完成す
る。
第２図（ａｌ〜（Ｃ）は本発明の原理を説明するために
工程順に示した応力調節領域の断面図である。
工程順に示した応力調節領域の断面図である。
先ず、第２図（ａ）に示すように、多結晶半導体１の主
表面部にマスク材７で局部的にマスクし、エツチングを
行い多結晶半導体１に溝８を形成する。
表面部にマスク材７で局部的にマスクし、エツチングを
行い多結晶半導体１に溝８を形成する。
実施例ではマスク材７としてはフォトレジストを、多結
晶半導体のエツチングはＣＣｌ４ガスとＯ！ガスの混合
ガスを使用したりアクティブイオンエツチング等のドラ
イ加工を使用した。形成する溝８は溝幅Ｗが１〜３μｍ
程度、深さは１〜５μｍ程度とした。幅Ｗは応力調節の
応力の強さに影響する要素の１つであり、設計上から決
められる。
晶半導体のエツチングはＣＣｌ４ガスとＯ！ガスの混合
ガスを使用したりアクティブイオンエツチング等のドラ
イ加工を使用した。形成する溝８は溝幅Ｗが１〜３μｍ
程度、深さは１〜５μｍ程度とした。幅Ｗは応力調節の
応力の強さに影響する要素の１つであり、設計上から決
められる。
次に、第２図（ｂ）に示すように、マスク材７を除去し
た後多結晶半導体層嗅９を厚さｔだけ多結晶半導体の表
面並びに溝内表面に形成する。実施例としては多結晶半
導体薄膜９はモノシラン、もしくはジクロルシランを使
用したＣＶＤ技術の中で幅厚精度の高い方法を採用して
、０．５〜１．５μｍ程度の膜厚に形成した。図中に示
すように半導体薄膜９を形成した後の溝の幅ΔＷは次式
で示されるものとなる。
た後多結晶半導体層嗅９を厚さｔだけ多結晶半導体の表
面並びに溝内表面に形成する。実施例としては多結晶半
導体薄膜９はモノシラン、もしくはジクロルシランを使
用したＣＶＤ技術の中で幅厚精度の高い方法を採用して
、０．５〜１．５μｍ程度の膜厚に形成した。図中に示
すように半導体薄膜９を形成した後の溝の幅ΔＷは次式
で示されるものとなる。
°Δｗ＝ｗ−２ｔ ・・・・・・ （１）ここに示し
たΔＷは反り調節の応力を決める量である。
たΔＷは反り調節の応力を決める量である。
本発明の要旨はこのΔＷをコントロールすることで調節
応力を変化させ、それをもって、ウェーハ反すヲコント
ロールするものである。
応力を変化させ、それをもって、ウェーハ反すヲコント
ロールするものである。
次に、第２図（Ｃ）に示すように、熱酸化１糧により、
多結晶半導体薄膜９が酸化され、多結晶半導体酸化膜１
０に変化し、そのときの体積膨張により溝８が充填され
、溝８は消滅する。
多結晶半導体薄膜９が酸化され、多結晶半導体酸化膜１
０に変化し、そのときの体積膨張により溝８が充填され
、溝８は消滅する。
本発明においては溝８部分の側面の両方からの体積膨張
量が、ΔＷより大きくなるよう設計される。そのために
体積膨張時膨張が訪客され、それを突き破ろうとして、
応力が発生する。従って、その応力は引っばり応力とな
り、裏面側近傍に発生した引っばり応力を補償し、第１
図（ａ）〜（Ｃ）で説明したように熱処理工程を経過し
てもウエーノ・には反りを発生しない。
量が、ΔＷより大きくなるよう設計される。そのために
体積膨張時膨張が訪客され、それを突き破ろうとして、
応力が発生する。従って、その応力は引っばり応力とな
り、裏面側近傍に発生した引っばり応力を補償し、第１
図（ａ）〜（Ｃ）で説明したように熱処理工程を経過し
てもウエーノ・には反りを発生しない。
第３図は第２図（ｂ）に記載のΔＷとウェー７１反り量
（曲率半径Ｒ１の逆数で表示）との関係を測定した実験
データを示す図である。図より明らかなように、ウェー
ハの反り量は、ΔＷに依存しており、従って、ウェーハ
の反り量をΔＷによりコントロールすることが出来る。
（曲率半径Ｒ１の逆数で表示）との関係を測定した実験
データを示す図である。図より明らかなように、ウェー
ハの反り量は、ΔＷに依存しており、従って、ウェーハ
の反り量をΔＷによりコントロールすることが出来る。
なお、第２図ｔｂｌに示すΔＷは本実施例では比較的径
の太きい深い溝を形成し、これに付着させる多結晶半導
体薄膜によりコントロールし、生産性。
の太きい深い溝を形成し、これに付着させる多結晶半導
体薄膜によりコントロールし、生産性。
調節性、及び応力をより大きくとるために深く形成する
という特徴を有するが、第２Ｆｌ（ａｌの樟の形成され
た領域は多結晶半導体領域であるので、溝８の形成を綿
密に調整することにより第２図（ｂｌの多結晶半導体薄
膜９を設けずに第２図（Ｃ）の工程を行うことにより同
様の効果が得られる。
という特徴を有するが、第２Ｆｌ（ａｌの樟の形成され
た領域は多結晶半導体領域であるので、溝８の形成を綿
密に調整することにより第２図（ｂｌの多結晶半導体薄
膜９を設けずに第２図（Ｃ）の工程を行うことにより同
様の効果が得られる。
また、応力調節領域６に設ける溝の数は必要により自由
に増減することができる。
に増減することができる。
（発明の効果）
以上説明したとおり、本発明によれば、ｉ造プロセスに
対応して容易に応力を調整することができ、半導体基板
の反りの発生を防止することができる。
対応して容易に応力を調整することができ、半導体基板
の反りの発生を防止することができる。
第１図（ａ）〜Ｉｃ）は本発明の一実施例を説明するた
めに工程１狐に示した断面図、第２図＜ａ）〜（Ｃ）は
本発明の詳細な説明するための工程順に示した応力調整
領域の断面図、第３図は本発明で設ける溝の空隙と基板
の反りの関係を示す図、第４図（ａ） 、 （ｂ）は従
来の半導体基板が嬌造プロセスエ橿で発生する反りの状
況を示す断面閾である。 １・・・・・・多結晶半導体、２・・・・・・誘電体薄
膜、３・・・ −・・・単結晶半導体、４・・・・・・
Ｓｉｎ、膜、５・川・・拡散層、６・・・・・・応力調
節領域、７・・・・・・マス゛り材、８・・・・・・溝
、９・・・・・・多結晶半導体薄膜、１ｏ・・・・・・
多結晶半導体の酸化薄膜。 代理人 弁理士 内 原 晋 第 Ｉ 図
めに工程１狐に示した断面図、第２図＜ａ）〜（Ｃ）は
本発明の詳細な説明するための工程順に示した応力調整
領域の断面図、第３図は本発明で設ける溝の空隙と基板
の反りの関係を示す図、第４図（ａ） 、 （ｂ）は従
来の半導体基板が嬌造プロセスエ橿で発生する反りの状
況を示す断面閾である。 １・・・・・・多結晶半導体、２・・・・・・誘電体薄
膜、３・・・ −・・・単結晶半導体、４・・・・・・
Ｓｉｎ、膜、５・川・・拡散層、６・・・・・・応力調
節領域、７・・・・・・マス゛り材、８・・・・・・溝
、９・・・・・・多結晶半導体薄膜、１ｏ・・・・・・
多結晶半導体の酸化薄膜。 代理人 弁理士 内 原 晋 第 Ｉ 図
Claims (2)
- （１）誘電体薄膜により電気的に分離された複数個の島
状の単結晶半導体領域を厚い多結晶半導体で物理的に支
持する半導体基板において、主表面側の一部に多結晶半
導体層が露出され、該多結晶半導体層には少なくとも１
個の溝が形成され、該溝は溝を構成する多結晶半導体の
熱酸化により形成された酸化物で埋められていることを
特徴とする半導体基板。 - （２）誘電体薄膜により電気的に分離された複数個の島
状の単結晶半導体領域を厚い多結晶半導体で物理的に支
持しかつ単結晶半導体領域の形成された主面側の一部に
多結晶半導体の露出された領域を有する半導体基板を形
成する工程と、前記露出された多結晶半導体領域に少な
くとも１個の溝をドライエッチング法で形成する工程と
、少なくとも該溝の内面に多結晶半導体層を被着する工
程と、該多結晶半導体層を熱酸化し前記溝を熱酸化によ
り形成された酸化物により充満する工程とを含み、前記
溝の幅と溝の内面に形成される多結晶半導体層の厚さに
より溝の空隙を制御し半導体基板の反りを減少せしむる
ことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18989184A JPS6167933A (ja) | 1984-09-11 | 1984-09-11 | 半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18989184A JPS6167933A (ja) | 1984-09-11 | 1984-09-11 | 半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167933A true JPS6167933A (ja) | 1986-04-08 |
Family
ID=16248907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18989184A Pending JPS6167933A (ja) | 1984-09-11 | 1984-09-11 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167933A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424240A (en) * | 1993-03-31 | 1995-06-13 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
| US5869384A (en) * | 1997-03-17 | 1999-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench filling method employing silicon liner layer and gap filling silicon oxide trench fill layer |
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
-
1984
- 1984-09-11 JP JP18989184A patent/JPS6167933A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424240A (en) * | 1993-03-31 | 1995-06-13 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
| US6362072B1 (en) | 1995-03-31 | 2002-03-26 | Stmicroelectronics S.R.L. | Process for realizing trench structures |
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
| US5869384A (en) * | 1997-03-17 | 1999-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench filling method employing silicon liner layer and gap filling silicon oxide trench fill layer |
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