JPS6224617A - エピタキシヤル成長方法 - Google Patents
エピタキシヤル成長方法Info
- Publication number
- JPS6224617A JPS6224617A JP16331285A JP16331285A JPS6224617A JP S6224617 A JPS6224617 A JP S6224617A JP 16331285 A JP16331285 A JP 16331285A JP 16331285 A JP16331285 A JP 16331285A JP S6224617 A JPS6224617 A JP S6224617A
- Authority
- JP
- Japan
- Prior art keywords
- back surface
- film
- epitaxial growth
- forming
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
埋込拡散層を有するエピタキシャルウェハを製造する方
法であって、半導体基板の裏面側に拡散阻止膜を形成し
て埋込拡散層形成し、裏面に拡散する不純物を拡散阻止
膜内に止め、液膜を除去してから、エピタキシャル成長
を行なう。それにより、製造歩留り低下、工程増加、ウ
ェハ反り、特性劣化なく、裏面からのエピタキシャル成
長層へのオートドーピングを防止する。
法であって、半導体基板の裏面側に拡散阻止膜を形成し
て埋込拡散層形成し、裏面に拡散する不純物を拡散阻止
膜内に止め、液膜を除去してから、エピタキシャル成長
を行なう。それにより、製造歩留り低下、工程増加、ウ
ェハ反り、特性劣化なく、裏面からのエピタキシャル成
長層へのオートドーピングを防止する。
本発明はバイポーラ・ＩＣのコレクタ抵抗低減の為の低
抵抗層や圧力センサ等の三次元加工が必要なデバイスの
エツチング停止層等として埋込拡散層を有するエピタキ
シャルウェハを製造する方法に関する。
抵抗層や圧力センサ等の三次元加工が必要なデバイスの
エツチング停止層等として埋込拡散層を有するエピタキ
シャルウェハを製造する方法に関する。
第２図Ａ−Ｅに従来のオートドーピングを防止したエピ
タキシャル成長方法を示している。
タキシャル成長方法を示している。
図Ａ（初期酸化）においてＳｉ基板１に５ｔＯ２膜２．
３を形成し、図Ｂ（フォトエッチ）において裏面を研摩
する等してＳｔ基板を所定の厚味となし、５ｉ０２膜２
に拡散窓４を形成し、図Ｃ（デポ、拡散）において熱拡
散により埋込拡散層５を形成し、その際裏面拡散Ｎ６が
形成され１８図Ｄ（マスク除去、裏面被覆）において、
裏面にＣＶＤ、減圧ＣＶＤ、 プラズ７ＣＶＤ等により
ＰＳＧ（燐シリケートガラス）、Ｎ５Ｃ（シリケートガ
ラス＞、Ｓｉ２Ｎ４．Ｐｏ１ｙＳｉ等の裏面被覆層７を
設けると共に拡散マスクの５ｉ０２膜２を除去し、図Ｅ
においてエピタキシャル成長を行なう。
３を形成し、図Ｂ（フォトエッチ）において裏面を研摩
する等してＳｔ基板を所定の厚味となし、５ｉ０２膜２
に拡散窓４を形成し、図Ｃ（デポ、拡散）において熱拡
散により埋込拡散層５を形成し、その際裏面拡散Ｎ６が
形成され１８図Ｄ（マスク除去、裏面被覆）において、
裏面にＣＶＤ、減圧ＣＶＤ、 プラズ７ＣＶＤ等により
ＰＳＧ（燐シリケートガラス）、Ｎ５Ｃ（シリケートガ
ラス＞、Ｓｉ２Ｎ４．Ｐｏ１ｙＳｉ等の裏面被覆層７を
設けると共に拡散マスクの５ｉ０２膜２を除去し、図Ｅ
においてエピタキシャル成長を行なう。
ところが上記従来法では次のような欠点がある。
■埋込拡散層形成後に裏面の処理を行なう（フォトエッ
チ、ＣＶＤ等）為、表面側で保持することが必要になり
、表面に傷や汚染をあたえる原因になり、歩留りが低下
する。
チ、ＣＶＤ等）為、表面側で保持することが必要になり
、表面に傷や汚染をあたえる原因になり、歩留りが低下
する。
■埋込拡散層形成後に、裏面被覆層形成の為余分な熱工
程を有する為、埋込拡散層の不純物プロファイルの制御
が難しく、素子特性が劣化する。
程を有する為、埋込拡散層の不純物プロファイルの制御
が難しく、素子特性が劣化する。
■裏面被覆工程が必要であり、工程数が増加する。
■熱膨張率の異なる被覆層を有する為エピタキシャル成
長工程でウェハに反りが生ずる。
長工程でウェハに反りが生ずる。
本発明においては、上記問題点を解決するために、半導
体基板上の一主面側に拡散マスクを形成し、裏面側を拡
散阻止膜で覆っておく工程、選択拡散により埋込拡散層
を形成する工程、前記一主面側の拡散マスク及び拡散阻
止膜を除去する工程、 該一主面上にエピタキシャル成長層を形成する工程、 の各工程を有することを特徴とするエピタキシャル成長
方法を提供する。
体基板上の一主面側に拡散マスクを形成し、裏面側を拡
散阻止膜で覆っておく工程、選択拡散により埋込拡散層
を形成する工程、前記一主面側の拡散マスク及び拡散阻
止膜を除去する工程、 該一主面上にエピタキシャル成長層を形成する工程、 の各工程を有することを特徴とするエピタキシャル成長
方法を提供する。
上記本発明にれば、埋込拡散層形成前に裏面の処理（フ
ォトレジストの塗布のみ）を行なうだけなので、表面へ
の傷、汚染等がなく、歩留り低下が防止できる。
ォトレジストの塗布のみ）を行なうだけなので、表面へ
の傷、汚染等がなく、歩留り低下が防止できる。
又埋込拡散層形成後に余分の熱工程がないので特性劣化
がない。
がない。
エピタキシャル成長時に基板は半導体結晶のみであるか
ら、ウェハが反る要因がない。
ら、ウェハが反る要因がない。
第１図に本発明の実施例の製造工程図を示してあり、以
下これを説明する。
下これを説明する。
図Ａは初期酸化（熱酸化）工程であって従来の第２図と
同様であり、符号は第２図と統一しである。
同様であり、符号は第２図と統一しである。
図Ｂにおいて、表面に埋込拡散層の形成のためのバター
ニングを行なう際に、裏面全体にレジストを塗布してエ
ツチングを行ない、裏面の酸化膜Ｓｉ ０２膜３を残す
。
ニングを行なう際に、裏面全体にレジストを塗布してエ
ツチングを行ない、裏面の酸化膜Ｓｉ ０２膜３を残す
。
図Ｃにおいて、埋込層不純物のデボ拡散を行なう。
その際、不純物は裏面の５ｉｏ２膜３内にとどまり、基
板に拡散しない。
板に拡散しない。
図りにおいて、表裏両側の酸化膜を除去することにより
、基板表面には所望のパターンの埋込拡散層が形成され
た構造を得る。
、基板表面には所望のパターンの埋込拡散層が形成され
た構造を得る。
行なう。その際、裏面には不要な不純物層が形成されて
いないから、裏面からのオートドーピングが生じること
が防止できる。
いないから、裏面からのオートドーピングが生じること
が防止できる。
次により具体的な実施例を示す。
Ｓｉ基板にポロンを６ Ｘ １０Ｉｇｃｍ＝の表面濃度
で拡散したウェハを用い、Ｓ ｉ Ｃ１４を原料ガス、
ＰＨ３をドーパントとしてｎ形で比抵抗３Ωｃｍのエピ
タキシャル成長層を８μｍ成長させたところ、裏面にた
いする処理がないウェハでは裏面からのオートドーピン
グによりエピタキシャル成長層がｐ形になってしまった
。一方、本発明による裏面に処理を施したウェハでは、
所望のｎ形のエピタキシャル成長層を形成できた。又、
従来法を用いたエピタキシャル成長では、ウェハに反り
を生じていたのに対して、本発明による方法では、その
弊害は生じず、工程も簡略化が可能になった。
で拡散したウェハを用い、Ｓ ｉ Ｃ１４を原料ガス、
ＰＨ３をドーパントとしてｎ形で比抵抗３Ωｃｍのエピ
タキシャル成長層を８μｍ成長させたところ、裏面にた
いする処理がないウェハでは裏面からのオートドーピン
グによりエピタキシャル成長層がｐ形になってしまった
。一方、本発明による裏面に処理を施したウェハでは、
所望のｎ形のエピタキシャル成長層を形成できた。又、
従来法を用いたエピタキシャル成長では、ウェハに反り
を生じていたのに対して、本発明による方法では、その
弊害は生じず、工程も簡略化が可能になった。
以上基板裏面の拡散阻止膜として埋込拡散層形成のマス
クとして使用する初期酸化膜（熱酸化Ｓｉ Ｑ ２膜）
をバターニングする際、裏面も酸化膜を残してパターニ
ングする例で説明したが、別に裏面に拡散阻止用の膜を
形成するようにしてもよい。
クとして使用する初期酸化膜（熱酸化Ｓｉ Ｑ ２膜）
をバターニングする際、裏面も酸化膜を残してパターニ
ングする例で説明したが、別に裏面に拡散阻止用の膜を
形成するようにしてもよい。
本発明によれば、埋込拡散層形成前に裏面の処理（フォ
トレジストの塗布のみ）を行なうだけなので、表面への
傷、汚染等がなく、歩留り低下が防止できる。
トレジストの塗布のみ）を行なうだけなので、表面への
傷、汚染等がなく、歩留り低下が防止できる。
又埋込拡散層形成後に余分の熱工程がないので特性劣化
がない。
がない。
更に、エピタキシャル成長時に基板は半導体結晶のみで
あるから、ウェハが反る要因がなく後工程の半導体装置
の製造が容易になる。
あるから、ウェハが反る要因がなく後工程の半導体装置
の製造が容易になる。
第１図Ａ−Ｅは本発明の実施例の工程図、第２図Ａ−Ｅ
は従来例の製造工程図である。 主な符号 Ｉ：Ｓｉ基板 ２ ：５ｉ０２膜 ３：５ｉ０２膜（裏面への拡散阻止膜）４：拡散窓 ５：埋込拡散層 ８：エピタキシャル成長層
は従来例の製造工程図である。 主な符号 Ｉ：Ｓｉ基板 ２ ：５ｉ０２膜 ３：５ｉ０２膜（裏面への拡散阻止膜）４：拡散窓 ５：埋込拡散層 ８：エピタキシャル成長層
Claims (1)
- 【特許請求の範囲】 半導体基板上の一主面側に拡散マスクを形成し、裏面側
を拡散阻止膜で覆っておく工程、選択拡散により埋込拡
散層を形成する工程、前記一主面側の拡散マスク及び拡
散阻止膜を除去する工程、 該一主面上にエピタキシャル成長層を形成する工程、 の各工程を有することを特徴とするエピタキシャル成長
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16331285A JPS6224617A (ja) | 1985-07-24 | 1985-07-24 | エピタキシヤル成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16331285A JPS6224617A (ja) | 1985-07-24 | 1985-07-24 | エピタキシヤル成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224617A true JPS6224617A (ja) | 1987-02-02 |
Family
ID=15771438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16331285A Pending JPS6224617A (ja) | 1985-07-24 | 1985-07-24 | エピタキシヤル成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338506A (ja) * | 1993-05-28 | 1994-12-06 | Nec Corp | 半導体基板およびその製造方法 |
| US5688702A (en) * | 1988-02-08 | 1997-11-18 | Kabushiki Kaisha Toshiba | Process of making a semiconductor device using a silicon-on-insulator substrate |
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
-
1985
- 1985-07-24 JP JP16331285A patent/JPS6224617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688702A (en) * | 1988-02-08 | 1997-11-18 | Kabushiki Kaisha Toshiba | Process of making a semiconductor device using a silicon-on-insulator substrate |
| JPH06338506A (ja) * | 1993-05-28 | 1994-12-06 | Nec Corp | 半導体基板およびその製造方法 |
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
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