KR930008888B1 - 반도체장치의 소자분리방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도 내지 제 1g 도는 종래의 종래의 방법에 의한 트랜치 소자분리에 제조 공정 순선 단면도.
제 2a 도 내지 제 2g 도는 본 발명의 방법에 의한 트랜치 소자분리의 제조공정 순서 단면도.
본 발명은 반도체 장치의 소자분리방법에 관한 것으로, 특히 트렌치(Trench)소자분리의 제조방법에 관한 것이다.
반도체 장치의 소자가 고집적화되면서 소장의 분리면적을 최소로 줄어야 할 필요가 있게 되었으며 최근까지 LOCOS(Local Oxidation of Silicon)기술이 반도체 장치의 소자분리기술로서 주종을 이루어 왔으나, 소자 설계 치수가 써브미크론 Submicron으로 축소되면서 상기 LOCOS기술은 버즈비크(Bird's Beak), 응력에 의한 결정결함, 고온 장시간 산화에 의한 불순물분포의 변화 및 표면 평탄도등의 문제점으로 더욱 개선된 소자분리기술을 필요로 하게 되었다. 따라서 표면을 거의 평탄화 시키고 버즈비크현상을 실제로 거의 줄여주는 소자분리방법으로서, 비활성 부분의 실리콘 기판에 트렌치를 파서 트렌치의 내부를 절연물질로 리필링(Refilling)하는 트렌치 소자분리기술이 메가비트(Megabit)소자 집적을 실현시키는 초고집적 반도체 장치의 사용됨으로서 1㎛이하의 소자 분리간격을 실현시킬 수가 있다. 그러나 상기 트랜치 기술에서도 트렌치 상부의 폴리실리콘을 산화할 경우, 버즈비크현상 및 응력에 의한 결정 결함이 여전히 발생되고 있다.
예컨대, 종래의 트렌치 소자분리기술은 제 1a 도 내지 제 1g 도를 참조하여 상세히 설명하면, 먼저, 반도체 기판(100) 위에 게이트산화막(11), 질화막(12), 제 1CFD산화막(Chemical Vapor Deposition Oxide ; 13)을 순차로 적층 형성한 후, 비활성영역위에 사진식각공정에 의해 트렌치를 형성시킬 개구부를 형성시킨 다음, 계속해서 상기 개구부에 채널저지용 불순물을 제 1 차 이온주입(111)시킨다(제 1a 도). 이어서 상기 결과물위에 제 2CVD산화막을 침적시킨 다음, 이방성식각법에 의해 상기 개구부 측벽에 스페이서(14)를 형성시킨다(제 1b 도). 이어서 상기 제 1CVD 산화막(13)과 스페이서(14)을 이용하여 실리콘기판(100)을 식각하면 트랜치(15)를 형성시킬 수 있고 계속해서 상기 트렌치 내측벽에 활성영역의 스페쉬홀드 전압 특성 조절을 위한 제 2 차 불순물을 앵글 이온주입(112)시킨다(제 1c 도).
다음에 상기 트렌치 내측벽에 데미지큐어 산화막(Damage Cure Oxide : 16)을 형성시키고(제 1d 도). 이어서 상기 트렌치를 폴리실리콘(17)으로 리필링시킨 다음(제 1e 도), 상기 리필링된 폴리실리콘(17) 상부를 산화시켜서 2000Å정도의 폴리실리콘 산화막(18)을 형성시킨다.(제 1f 도). 끝으로 상기의 스페이서(14), 제 1CVD산화막(13), 질화막(12), 게이트산화막(11)을 순차로 식각시키고 또한 폴리실리콘 산화막(18)의 일부를 식각시킴으로써 트렌치 소자분리제조공정이 완료된다(제 1g 도).
이와 같이 상기 종래 트렌치 소자분리공정에 의하면 트렌치를 채운 상기 폴리실리콘의 산화공정시 질화막 밑의 게이트산화막 측벽으로 산소가 침투하여 질화막밑의 게이트산화막이 새부리 모양으로 산화되어 버즈비크현상(K1)이 발생됨으로 인해서 활성영역에 축소되며, 또한 상기 버즈비크현상으로 인해서 활성영역의 스레쉬홀드전압 특성 조절 및 채널저지이온의 제 1, 2 차 불순물 이온의 감소로 소자의 동작특성이 나빠지게 된다. 즉, 활성영역이 바이어스(Bias)인가시, 반전층이 취약해지게 되는 요인이 된다. 그리고 트렌치의 리필링 물질인 폴리실리콘(17)이 산화시의 부피 팽창으로 인해 실리콘기판 결정에 결함을 발생케 하는 문제점이 있다.
따라서, 본 발명은 트렌치의 리필링공정 이전에 옥시나이트 라이드(Oxy-Nitride)막을 침적시켜 트렌치 내부에 리필링된 물질의 산화공정의 활성영역으로의 버즈비크현상을 제거시킬 수 있는 트렌치 소자분리 제조공정을 제공하는데 그 목적이 있다.
또한, 본 발명의 또 다른 목적은 트렌치 내부의 리필링 물질을 비정질실리콘으로 하여 상기 리필링 물질의 산화공정시 실리콘기판에 발생되는 결정 결함을 감소시키는데 그 목적이 있다.
상술한 본 발명의 목적을 달성하기 위한 반도체장치의 트렌치 소자 분리 제조공정에 있어서, 반도체기판 위에 게이트산화막, 질화막, 제 1CVD산화막을 순차로 적층 형성시키는 공정후 사진식각공정에 의해 트렌치가 형성될 영역을 패터닝하여 식각시킨 다음 상기 트렌치 영역에 불순물을 1차 이온주입시키는 공정, 이어서 상기 적층 결과물위에 제 2CVD산화막을 형성시킨 후 이방성 식각에 의해 트렌치 영역 식각층 측벽에 스페이서를 형성시키는 공정, 그 다음, 상기 결과물의 제 1CVD산화막과 스페이서를 이용하여 실리콘에 트렌치를 형성시키는 공정, 상기 트렌치 내측벽에 불순물을 제 2 차 이온주입시킨 다음, 이어서 상기 트렌치 내벽을 열산화하여 데미지큐어 산화막을 형성시키는 공정, 계속해서 상기 결과물 전면에 옥시나이트이드막을 침적시킨 다음, 그 위에 비결정실리콘을 침적하여 트렌치 내부를 리필링시키는 공정, 그 다음 상기 리필링 비정질 실리콘 상부를 산화시킨후, 상기의 옥시나이트라이드막, 스페이서, 제 1CVD산화막, 질화막 및 게이트산화막을 순차로 제거시키는 공정을 구비하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면, 먼저 반도체기판(200)위에 100~500Å 정도의 게이트산화막(21), 1000~3000Å 정도의 질화막(22) 및 1000~5000Å의 제 1CVD산화막(23)을 순차로 적층 형성시킨 다음, 포토리소그라피 공정에 의해 트렌치가 형성될 영역의 감광막을 패터닝시킨후, 이방성식각법에 의해 상기 반도체기판위의 적층물(21~23)을 식각시킨 트렌치 영역의 개구부를 형성시키고, 이어서 상기 개구부에 채널저지용 불순물을 제 1 차 이온주입(211)시킨다(제 2a 도). 계속해서 상기 결과물 위에 제 2CVD산화막을 침적시킨 다음, 이방성 식각법에 의해 상기 개구부 측벽에 스페이서(24)를 형성시킨다(제 2b 도). 이어서 상기 제 1 CVD산화막(23)과 스페이서(24)를 식각마스크로 이용하여 실리콘기판(200)을 식각하여 트렌치(25)를 형성시킨 다음, 트렌치의 내측벽에 활성영역의 스레쉬홀드전압 특성 조절을 n이한 제 2차 불순물을 앵글리온주입(212)시킬수도 있다(제 2c 도). 그 다음에 상기 트렌치의 내측벽에 데이지큐어 산화막(26)을 형성시키고(제 2d 도). 이어서 상기 결과물 전면에 200~500Å정도의 옥시나이트 라이드막(27)을 침적시킨후, 계속해서 1000~3000Å정도의 비정질 실리콘을 상기 결과물 전면에 침적시킴으로서, 상기 트렌치 내부를 리필링시킨 다음, 전면 에치백 공정으로 상기 트렌치 내부에만 비정질실리콘(28)을 남겨 놓게 된다(제 2e 도). 그 다음 상기 비정질 실리콘(28) 상부를 산화시켜 1000~3000Å 정도의 비정질실리콘 산화막(29)을 형성시킨 다음(제 2f 도). 이어서, 상기 옥시나이트라이드막(27), 스페이서(24), 제 1CVD산화막(23), 질화막(22) 및 게이트산화막(21)을 순차로 식각하여 제거시키면, 이와 동시에 상기 비정질실리콘산화막(28a)의 일부도 식가되어, 본 발명의 트렌치 소자분리제조공정이 완료된다.
따라서 상술한 본 발명의 방법에 의한 트렌치 소자분리제조방법에 의하면, 트렌치 내부의 리필링공정이전에 옥시나이트라이드막을 침전시켜 트렌치 리필링 물질의 산화공정시, 활성영역으로의 버즈비크 현상을 상기 옥시나이트라이드막이 억제시킴으로서 제거시킬수 있으며, 또한 종래의 리필링 물질이 산화공정시에 부피가 팽창함으로서 실리콘기판의 결정에 결함을 발생시키던 문제점을 본 발명에서는 비정질실리콘을 사용함으로서 산화공정시 상기 비정질실리콘의 결정화를 통한 부피감소로 비정질실리콘 산화막이 부피 증가를 상쇄시켜서 실리콘기판의 결정 결함을 감소시키게 되어 반도체 장치의 집적도, 특성 및 신외성 향상을 기할 수 있다.
본 발명의 상기 실시예에서 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에 통상의 지식을 가진자에 의해 실시 가능함은 명백하다.
Claims (13)
- 반도체기판위에 게이트산화막, 질화막, 제 1CVD산화막을 순차로 적층 형성시키는 공정후에 사진식각공정에 의해 트렌치가 형성된 영역을 패터닝하여 식각시킨 다음 상기 트렌치 영역을 불순물이 1차 이온주입시키는 공정, 이어서 상기 적층 결과물위에 제 2CVD 산화막을 형성시킨후 이방성식각에 의해 트렌치 영역식각층 측벽에 스페이서를 형성시키는 공정, 그 다음, 상기 결과물의 제 1CVD산화막과 스페이서를 이용하여 실리콘에 트렌치를 형성하는 공정과, 상기 트렌치 내측벽에 불순물을 제 2차 이온주입시킨 다음, 이어서 상기 트렌치 내벽을 열산화하여 데미지큐어 산화막을 형성시키는 공정, 계속해서 상기 결과물 전면에 옥시나이트라이드막을 침전시킨 다음, 그 위에 비정질실리콘을 침적하여 트렌치 내부를 피필링시키는 공정, 그 다음 상기 리필링 비정질실리콘 상부를 산화시킨 후, 상기의 옥시나이트라이드막, 스페이서, 제 1CVD산화막, 질화막 및 게이트산화막을 순차로 제거시키는 공정을 구비하여서 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 1 항에 있어서, 상기 게이트산화막의 두께는 100~500Å 정도인 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 1 항에 있어서, 상기 질화막의 두께는 1000~3000Å 정도로 침적시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 1 항에 있어서, 상기 제1CVD산화막의 두께를 1000~5000Å 정도로 침적시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 1 항에 있어서, 상기 옥시나이트라이드막의 두께를 200~500Å 정도로 침적시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 1 항에 있어서, 상기 트렌치 내부를 리필링시키기 위해 옥시나이트라이드막을 침적시킨 결과물 전면에 비정질실리콘을 1000~3000Å 정도의 두께로 침적시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 1 항에 있어서, 상기 트렌치 내부에 리필링된 비정질실리콘은 이방성식각법으로 에치백하여 형성시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 1 항에 있어서, 상기 리필링 비정질실리콘을 1000~3000Å 정도의 두께로 산화하여 비정질실리콘산화막을 형성시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 반도체기판에 트렌치를 형성시키기 위한 통상의 반도체장치 제조 공정이후, 상기 트렌치의 내벽에 데미지큐어 산화막을 형성시키는 공정, 상기 결과물 전면에 옥시나이트라이드막을 침전시킨후, 계속해서 비정질실리콘을 상기 결과물 전면에 침적하여 상기 트렌치 내부를 리필링시킨 다음, 이방성식각법으로 리필링 비정질실리콘을 형성시키는 공정, 이어서 상기 리필링 비정질실리콘을 산화시킨 다음 통상의 반도체 장치 제조공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법
- 제 9 항에 있어서, 상기 옥시나이트라이막을 200~500Å 정도의 두께로 형성시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 9 항에 있어서, 상기 트렌치 내부를 리필링시키기 위해 옥시나이트라이드막을 침적시킨 결과물 전면에 비정질실리콘을 1000~3000Å 정도의 두께로 침적시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 9 항에 있어서, 상기 트렌치 내부에 리필링된 비정질실리콘은 이방성식각법으로 에치백하여 형성시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제 9 항에 있어서, 상기 리필링 비정질실리콘을 1000~3000Å 정도의 두께로 산화하여 비정질실리콘 산화막을 형성시키는 것을 특징으로 하는 반도체 장치의 소자분리방법.
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| KR1019910014812A KR930008888B1 (ko) | 1991-08-26 | 1991-08-26 | 반도체장치의 소자분리방법 |
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