KR0120571B1 - 이온주입을 이용한 반도체 장치의 소자분리 방법 - Google Patents
이온주입을 이용한 반도체 장치의 소자분리 방법Info
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Abstract
산소이온 주입을 이용한 반도체 장치의 소자분리 방법이 개시되어 있다. 반도체 기판 상에 형성된 소자분리 영역이 노출된 마스크를 사용하여 산소이온을 주입한 다음, 마스크의 측벽에 스페이서를 형성하고, 스페이서를 식각 마스크로 사용하여 트랜치를 형성한다.
이어서, 주입된 산소이온을 열산화시키고 트랜치의 잔여부분을 산화물로 채운다. 이때, 트랜치를 먼저 형성하고 난 뒤 산소이온을 주입할 수도 있다.
해상도 한계내에서 작은 크기의 소자분리 영역을 확보하는 것이 가능하고, 기판내에 잔류하는 스트레스를 완화시킬 수 있으며, 트랜치 표면에서의 누설 전류를 방지할 수 있다.
Description
제1a도는 내지 제1f도는 종래의 소자분리 방법을 설명하기 위한 단면도들이고,
제2a도 내지 제2f도는 본 발명의 제1실시예에 따르는 소자분리 방법을 설명하기 위한 단면도들이며,
제3a도 내지 제3f도는 본 발명의 제2실시예에 따르는 소자분리 방법을 설명하기 위한 단면도들이다.
본 발명은 고집적 반도체 장치의 소자분리 방법에 관한 것으로, 특히 산소이온주입을 이용한 소자분리 방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 반도체 기판에 형성되는 소자의 크기가 감소되었을 뿐만 아니라, 각각의 소자를 전기적으로 절연시키는 소자분리영역의 면적도 감소하게 되었다. 이에 따라, 최소화된 소자분리 면적에서도 충분한 절연특성을 가질 수 있는 소자분리 방법이 필요하게 되었다.
종래의 소자분리 방법에 있어서, 기존의 로코스(이하 LOCOS라 한다.) 소자분리를 근간으로 하는 변형된 LOCOS 방법이 사용되어져 왔으나, 변형된 LOCOS 방법은 0.25μm 이하의 분리 절연막을 형성하는데 한계에 부딪히게 되었다. 한편, 기판을 식각하여 소자절연을 실현하는 트랜치형의 소자분리 방법은 LOCOS 방법의 최단점인 버즈 빅(bird's beak) 문제가 발생하지 않아, 작은 크기의 분리 절연막 형성도 가능하여 0.1μm 수준의 기가비트(giga bit) 제품에 사용될 수 있다. 그러나, 트랜치 형성시 기판의 결정 결함을 유발하여 누설전류가 발생되는 문제점이 있다.
이러한 문제를 해결하기 위하여 산소이온주입을 통한 소자분리방법이 예를들면, 미합중국 특허 제4,68,636호(발명자 : 푸미오 수가와라(Fumio Sugawara))에 개시되어 있다.
제1a도 내지 제1f도는 종래의 산소이온 주입에 의한 소자분리 방법을 설명하기 위한 단면도들이다.
제1a도들 참조하면, 반도체 기판(10) 상에 제1산화막(12)을 형성하고, 소자분리 영역을 노출한다.
제1b도를 참조하면, 상기 기판(10)에 상기 제1산화막(12)을 마스크로 사용하여 산소이온(a)을 2.2×1018(ions/cm2)의 도즈 및 150KeV의 에너지로 주입한다. 이어서, 상기 결과물을 l150℃의 온도에서 2시간 동안 열처리하여 제2산화막(14)을 형성한다.
제1c도들 참조하면, 상기 기판(10)에 붕소이온(b)을 3×1013(ions/cm2)의 도즈 및 200KeV의 에너지로 주입하여 상기 제2산화막(14) 아래에 채널저지영역(16)을 형성한다.
제1d도를 참조하면, 상기 기판(10)에 질소이온(c)을 2×1017(ions/cm2)의 도즈 및 40KeV의 에너지로 주입하여 상기 제2산화막(14) 위에 질화막(18)을 형성한다.
제1e도를 참조하면, 상기 제1산화막(12)을 제거하고, 상기 질화막(18) 위의 실리콘 기판(10)을 열산화시켜 제3산화막(20)을 형성한다.
제1f도를 참조하면, 상기 제3산화막(20)을 제거하여 소자분리를 완성한다.
통상적으로 실리콘이 산화될때, 형성되는 산화막의 부피는 산화에 사용되는 실리콘의 부피에 비해 두배 이상으로 증가한다. 이는 실리콘 단위격자의 부피의 실리콘 산화물의 단위격자의 부피 차이에서 비롯된다.
상기한 종래의 산소이온주입 방법에 의하면, 기판 내부에 산소이온과 질소이온을 이온주입하여 산화막(14) 및 질화막(16)을 형성한다. 이때, 상술한 바와 같이, 실리콘 산화막(14) 형성시 실리콘이 소비되는 부피에 비해서, 형성되는 실리콘 산화막(14)의 부피는 두배 이상으로 증가하게 된다. 그러므로, 반도체 기판 내에 산화막을 형성하기 위해서는 부피팽창이 되는 만큼의 자유공간이 확보되어야 한다. 그렇지 않으면, 산화막 형성에 의한 부피팽창으로 인해 반도체 기판에는 스트레스(stress)가 잔류하게 된다. 또한, 산화막 위에 형성되는 질화막(18)에 의해 상기 스트레스는 더욱 커지게 되고, 기판에 잔류된 이러한 스트레스는 메모리 셀에서 리프래시(refresh) 특성을 저하시킨다.
따라서, 본 발명은 종래의 트랜치 소자분리 방법에서의 누설 전류를 방지함과 동시에, 산소이온 주입을 통한 소자분리 방법에서의 스트레스를 제거할 수 있는 반도체장치의 소자분리 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 소자분리 영역이 형성될 부위를 노출시키는 개구부를 갖는 산화방지막을 형성하는 단계; 상기 산화방지막을 마스크로 사용하여 상기 기판 전면에 산소이온을 주입하여 상기 기판내에 산소이온층을 형성하는 단계; 상기 산화방지막 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각 마스크로 사용하여 상기 산소이온층을 식각하여 트랜치를 형성하는 단계; 상기 결과물을 열처리하여 상기 산소이온층을 열산화시키는 단계; 상기 트랜치를 채우도록 제2산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법을 제공한다.
상기 목적을 달성하기 위하여 본 발명은 또한, 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 소자분리 영역이 형성될 부위를 노출시키는 개구부를 갖는 산화방지막을 형성하는 단계; 상기 산화방지막의 측벽에 스페이서를 형성하는 단계: 상기 스페이서를 식각 마스크로 사용하여 상기 기판을 식각하여 트랜치를 형성하는 단계; 상기 산화방지막과 상기 스페이서를 마스크로 사용하여 상기 기판 전면에 산소이온을 주입하여 트랜치 표면에 산소이온층을 형성하는 단계; 상기 결과물을 열처리하여 상기 산소이온층을 열산화시키는 단계; 상기 트랜치들 채우도륵 제2산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법을 제공한다.
본 발명은, 스페이서를 사용하여 반도체 기판의 소자분리 영역에 유(U)자형의 트랜치를 형성함으로써 기판의 부피팽창에 의한 스트레스를 완화시킴과 동시에, 산소이온 주입 영역내에 트랜치를 형성하고 이를 열산화시킴으로써 식각공정에 의한 기판결함의 유발을 최소화 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하고자 한다.
제2a도 내지 제2f도는 본 발명의 제1실시예에 의한 소자분리 방법을 설명하기 위한 단면도들이다.
제2a도는 이온주입 마스크를 형성하는 단계를 나타탠다. 반도체 기판(30)상에 절연막, 예컨대, 제1산화막(32)을 버퍼(buffer)층으로 형성한다. 연속적으로, 상기 제1산화막(32)상에 질화막(34)을 형성하고, 사진식각 공정으로 상기 질화막(34)을 식각하여 소자분리 영역(31)을 노출시키는 개구부(h)를 형성한다. 참조부호 33은 소자가 형성되는 활성영역을 나타낸다. 상기 제1산화막(32)은 수십~수백 Å 두께로 형성하고, 상기 질화막(34)은 수천 Å 두께로 형성하는 것이 바람직하다.
제2b도는 산소이온을 주입하는 단계를 나타낸다. 상기 질화막(34)을 이온주입 마스크로 사용하여 기판(30)에 산소이온(d)을 주입하여 소자분리 영역(31)에 산소이온주입층(36)을 형성한다. 이때, 기판표면으로부터 4000~5000Å 아래에 산소농도의 피크(peak)가 형성되도록 약 300KeV의 에너지로 이온주입한다. 연속하여, 기판표면으로부터 수백 Å 아래에 피크가 형성되도록 에너지를 조절하면서 산소이온주입을 실시한다. 산소의 도즈량은 1×1018(ions/cm2)으로 일정하게 유지하는 것이 바람직하다. 이때, 산소이온 농도가 기판내에서 피크를 이루는 위치는 분리되는 소자의 종류 및 용도에 따라 변형될 수 있으며, 이온주입의 횟수도 증감될 수 있음 물론이다.
제2c도는 트랜치(40)를 형성하는 단계를 나타낸다. 상기 질화막(34)의 측벽에 질화 실리콘 또는 실리콘 산화물을 사용하여 스페이서(38)를 형성하고,상기 스페이서(38)를 식각 마스크로 사용하여 상기 기판(30)에 형성되어 있는 이온주입층(36)을 식각하여 유(U)자형의 트랜치(40)를 형성한다. 이때, 상기 트랜치(40)를 산소이온주입영역 내부에 형성되게 함으로써, 기판의 활성영역(33)과 접하지 않도록 하여, 트랜치 형성시 식각공정에 의해 발생되는 결정결합과 결정결합에 의해 유발되는 소자의 누설 전류를 방지할 수 있다.
제2d도는 열산화막(42)을 형성하는 단계를 나타낸다. 상기 트랜치가 형성된 결과물을 열처리하여, 열산화막(42)을 형성한다. 이때, 상기 열처리는 800~1200℃ 온도의 질소 분위기에서 어닐링을 실시하는 것이 바람직하다. 상기 제2c도에서 설명한 바와 같이 트랜치를 형성한 후 주입된 산소이온을 소스로 사용하여 상기 열산화막(42)을 형성하면, 상기 산소이온 주입층(36) 내부의 실리콘이 실리콘 산화물을 형성하면서 그 부피가 약 두배로 증가되어도, 이미 형성된 트랜치 부위로 스트레스가 완화되어 활성영역에 미치는 스트레스가 감소된다.
제2e도는 소자분리 영역의 절연막(44)을 형성하는 단계를 나타낸다. 상기 열산화막(42)이 형성된 결과물 전면에 절연물질, 예컨대, 산화물을 상기 트랜치를 채우면서 상기 질화막(34)을 기준으로 일정한 두께를 갖도록 증착하여 제2산화막(44)을 형성한다. 이때, 상기 제2산화막(44)은 화학기상증착법으로 형성하는 것이 바람직하다.
제2f도는 평탄화하는 단계를 나타낸다. 상기 제1산화막(32)과 상기 질화막(34), 상기 스페이서(38) 및 상기 제2산화막(44)을 기판이 노출될때까지 에치 백(etch back)하거나 폴리싱(polishing)하여 기판을 평탄화시킨다.
제3a도 내지 제3f도는 본 발명의 제2실시예에 의한 소자분리 방법을 설명하기 위한 단면도들이다.
제2실시예는 제1실시예가 산소이온주입을 실시한 다음 트랜치를 형성하는데 반해, 트랜치를 형성한 다음 이온주입을 실시하는 것을 제외하고는 상기 제1실시예와 동일하다.
제3a도는 이온주입 마스크를 형성하는 단계를 나타낸다. 반도체기판(50)상에 제1산화막(52)을 형성하고, 연속적으로, 상기 제1산화막(52)상에 질화막(54)을 형성하고, 사진식각 공정으로 상기 질화막(54)을 식각하여 소자분리 영역(100)을 노출하는 개구부(k)를 형성한다. 참조부호 111은 소자가 형성되는 활성영역을 나타낸다.
제3b도는 트랜치를 형성하는 단계를 나타낸다. 상기 질화막(54)의 측벽에 질화 실리콘 또는 실리콘 산화물을 사용하여 스페이서(56)를 형성하고, 상기 스페이서(56)를 식각 마스크로 사용하여 상기 기판(50)을 소정 깊이로 식각하여 유(U)자형의 트랜치(57)를 형성한다.
제3c도는 산소이온을 주입하는 단계를 나타낸다. 상기 스페이서(56)와 상기 질화막(34)을 이온주입 마스크로 사용하여 기판(30)에 산소이온을 주입하여 상기 트랜치의 표면에 산소이온주입층(58)을 형성한다. 경우에 따라서는 이온주입 전에 수십수백의 열산화막을 이미 형성된 유(U)자형 트랜치의 표면에 형성시켜 이온주입시 버퍼층으로 사용할 수도 있다. 이때, 산소이온들은 형성된 트랜치를 따라서 기판 속에 유(U)자 형태를 만들어 형성된다. 한편, 기판내에 주입된 산소이온이 피크치를 이루는 영역을 최종 트랜치의 깊이를 결정하고, 열산화시 부피팽창에 관련된다.
제3d도는 열산화막(60)을 형성하는 단계를 나타낸다. 상기 스페이서(56)를 제거한 다음, 상기 결과물을 열처리하여, 열산화막(60)을 형성한다. 이때, 상기 열처리는 800~1200℃ 온도의 질소 분위기에서 어닐링을 실시하는 것이 바람직하다.
제3e도는 소자분리 영역의 절연막(62)을 형성하는 단계를 나타낸다. 상기 결과물 전면에 절연물, 예컨대, 산화물을 트랜치의 잔여 부분을 채우면서 상기 질화막(54)를 기준으로 일정한 두께를 갖도록 증착하여 제2산화막(62)을 형성한다. 이때, 상기 (62)은 화학기상증착법으로 형성하는 것이 바람직하다.
제3f도는 평탄화하는 단계를 나타낸다. 상기 제1산화막(52)과 상기 질화막(54) 및 상기 제2산화막(62)을 기판이 노출될때까지 에치 백(etch back)하거나 폴리싱(polishing)하여 기판을 평탄화시킨다.
이상, 상술한 바와 같이 본 발명은, 스페이서를 사용하여 셀프 얼라인(self align)함으로써 해상도(resolution) 한계내에서 작은 크기의 소자분리영역을 확보하는 것이 가능하고, 산소이온주입 방법에 있어서, 산소이온주입층에 트랜치를 형성함으로써 기판내에 잔류하는 스트레스를 완화시킬 수 있으며, 기판내에 트랜치를 형성하면서 트랜치 식각에 의한 기판의 결함을 유발하지 않아 트랜치 표면에서의 누설 전류를 방지할 수 있는 반도체 장치의 소자분리를 실현할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (2)
- 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 소자분리 영역이 형성된 부위를 노출시키는 개구부를 갖는 산화방지막을 형성하는 단계; 상기 산화방지막을 마스크로 사용하여 상기 기판 전면에 산소이온을 주입하여 상기 기판내에 산소이온층을 형성하는 단계; 상기 산화방지막 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각 마스크로 사용하여 상기 산소이온층을 식각하여 트랜치를 형성하는 단계; 상기 결과물을 열처리하여 상기 산소이온층을 열산화시키는 단계; 상기 트랜치틀 채우도록 제2산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
- 반도체 기판 상에 제1산화막을 형성하는 단재: 상기 제1산화막 상에 소자분리 영역이 형성된 부위를 노출시키는 개구부를 갖는 산화방지막을 형성하는 단계; 상기 산화방지막의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각 마스크로 사용하여 상기 기판을 식각하여 트랜치를 형성하는 단계; 상기 산화 방지막과 상기 스페이서를 마스크로 사용하여 상기 기판 전면에 산소이온을 주입하여 트랜치 표면에 산소이온층을 형성하는 단계; 상기 결과물을 열처리하여 상기 산소이온층을 열산화시키는 단계; 상기 트랜치를 채우도록 제2산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
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| KR1019940009807A KR0120571B1 (ko) | 1994-05-04 | 1994-05-04 | 이온주입을 이용한 반도체 장치의 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR950034666A KR950034666A (ko) | 1995-12-28 |
| KR0120571B1 true KR0120571B1 (ko) | 1997-10-20 |
Family
ID=19382504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR100390895B1 (ko) * | 1997-12-19 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 장치의 소자 분리막의 형성 방법 |
| KR20030001941A (ko) * | 2001-06-28 | 2003-01-08 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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1994
- 1994-05-04 KR KR1019940009807A patent/KR0120571B1/ko not_active IP Right Cessation
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| KR950034666A (ko) | 1995-12-28 |
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