KR100401529B1 - 반도체소자의필드산화막형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 필드 산화막 제조방법에 관한 것으로, 보다 구체적으로는 필드 산화막의 필드 인버젼을 방지할 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다. 본 발명에 따르면, 필드 산화막이 형성되고, 필드 산화된 부분이 식각된다음, 그 부분에 채널 스톱퍼 불순물을 주입하여 채널 스톱퍼층이 형성되고, 액상 산화막으로, 필드 산화막 영역이 충진되어, 채널 스톱퍼 불순물의 고온 공정으로 인한 외부 확산을 방지할 수 있다. 이로써, 필드 인버젼 현상이 방지되어, 소자의 제조 수율 및 신뢰성이 향상된다.
Description
[발명의 분야]
본 발명은 반도체 소자의 필드 산화막 제조방법에 관한 것으로, 보다 구체적으로는 필드 산화막의 필드 인버젼(field inversion)을 방지할 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.
[종래 기술]
현재의 반도체 소자는 고집적화됨에 따라 소자의 활성 영역의 면적 밀도가 증가하고 있다. 이러한 활성 영역의 면적 밀도는 소자의 분리 영역의 면적에 의하여 결정된다. 일반적으로 공지된 반도체 소자의 분리 기술은 로코스 기술로써, 국부적으로 선택적 산화를 이루어 필드 산화막을 형성하여 소자간의 절연특성을 확보하였다. 그러나, 로코스 기술에 의하여 형성된 필드 산화막은 국부 성장시 성장 저지막으로 이용되는 질화막 하부에 산화막이 침투하여 "버즈 빅"(bird's beak)이라는 고질적인 문제점을 지니고 있었다.
종래에는 제 1 도에 도시된 바와 같이, 로코스에 의한 문제점을 개선하기 위하여 패드 산화막과 질화막 사이에 완충용 폴리실리콘을 개재한 PBLOCOS(poly buffered LOCOS) 방법이 제안되었다.
여기서, 종래의 PBLOCOS 방법에 따른 필드 산화막의 형성방법을 살펴보면, 제 1 도에 도시된 바와 같이, 반도체 기판(1) 상부에 50 내지 150Å의 두께를 지니는 패드 산화막(2)이 형성되고, 그 상부에 완충용 폴리실리콘막(3)과 실리콘 질화·막(4)이 순차적으로 형성된다. 이어서, 필드 산화막 예정 부위가 노출되도록, 감광막 패턴(도시되지 않음)이 형성되고, 이 감광막 패턴(도시되지 않음)에 따라, 질화막(4)이 식각되어, 폴리실리콘막(4)이 노출된다. 그리고 난다음, 노출된 폴리실리콘 상면을 통하여 채널 스톱퍼 불순물이 이온 주입되어, 채널 스톱퍼층(5)이 형성된다. 이 채널 스톱퍼층(5)은 활성 영역과 이와 이웃하는 다른 활성 영역을 전기적으로 분리시켜 소자의 동작시 높은 전위 장벽을 형성하기 위하여 반도체 기판과 동일한 타입의 불순물이 고농도로 주입되어, 형성된다. 그런다음, 감광막 패턴이 제거되고, 이상의 결과물을 고온에서 열산화함으로써, 필드 산화막(6)이 형성된다.
그러나, 종래의 방법에 따르면, 종래의 필드 산화막은 국부 산화를 시키기 위한 열산화 공정시, 필드 산화막 예정 부위에 이온 주입된 채널 스톱퍼 불순물이 외부로 확산되어, 채널 스톱퍼 영역(5)은 저농도 상태가 된다. 이로 인하여, 소자의 동작시 채널 스톱퍼 영역이 저농도인 이유로 필드 인버젼이 발생되고, 필드 산화막 하부 영역에는 쉽게 채널이 형성되어, 다른 활성 영역과 용이하게 전기적 턴온이 발생하는 문제점이 발생하였다.
따라서, 본 발명의 상기한 종래의 문제점을 해결하기 위한 것으로, 필드 산화막 형성시, 채널 스톱퍼 불순물의 외부 확산을 방지하여, 인접한 다른 활성영역간의 전기적 도통을 방지하여 필드 산화막의 절연 특성 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 필드 산화막 형성방법을 제공하는 것을 목적으로 한다.
제 1 도는 종래의 방법에 따른 반도체 소자의 필드 산화막 형성방법을 보인 단면도.
제 2A 도 내지 제 2E 도는 본 발명의 일실시예에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 각 제조 공정을 나타낸 단면도.
제 3 도는 본 발명의 다른 실시예에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 기판 12 : 패드 산화막
14 : 폴리실리콘막 15 : 질화막
16 : 스페이서 17 : 채널 스톱퍼층
18 : 액상 산화막 19 : 이중의 필드 산화막
20 : 트랜치
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 패드 산화막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 질화막을 형성하는 단계; 반도체 기판의 소자 분리 예정 영역이 노출되도록 질화막을 패터닝하는 단계;노출된 소자 분리 영역을 산화하는 단계; 상기 패터닝된 질화막 양측벽 소자 분리 영역내의 산화막과 식각비가 상이한 물질로 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 소자 분리 영역내의 산화막을 제거함에 의해 상기 소자 분리 영역내의 산화막과 접하였던 반도체 기판 표면을 노출시키는 단계; 노출된 반도체 기판에 채널 스톱퍼 불순물을 이온주입하는 단계; 식각이 이루어진 필드 산화막 영역에 액상 산화막을 충진하는 단계; 및 상기 스페이서와 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본발명은 패드 산화막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 질화막을 형성하는 단계; 반도체 기판의 소자 분리 예정 영역이 노출되도록 질화막을 패터닝하는 단계; 노출된 소자 분리 영역을 산화하는 단계; 상기 패터닝된 질화막 양측벽에 소자 분리 영역내에 산화막과 식각비가 상이한 물질로 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 소자 분리 영역내의 산화막과 반도체 기판의 일부분을 식각하여 트렌치를 형성하는 단계; 트렌치 하단에 채널 스톱퍼 불순물을 이온주입하는 단계; 트랜치 영역에 액상 산화막을 충진하는 단계; 및 스페이서, 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이와같이, 본 발명에 의하면, 인접한 다른 활성 영역간의 전기적 도통을 방지하고, 필드 산화막의 절연 특성 및 소자의 신뢰성을 향상시킬 수 있다.
[실시예1]
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 자세히 설명하도록 한다.
첨부한 도면 제 2A 도 내지 제 2E 도는 본 발명에 따른 반도체 소자의 필드 산화막 제조방법을 설명하기 위한 각 제조공정을 나타낸 단면도이다.
먼저, 제 2A 도에 도시된 바와 같이, 반도체 기판(11)에 패드 산화막(12)이 열산화 방법에 의하여 100 내지 200Å 두께로 형성되고, 열산화막(12) 상부에 400 내지 600Å 두께의 완충막 바람직하게는 폴리실리콘막(13)이 화학 기상 증착법 (CVD)에 의하여 형성된다. 이어서, 완충용 폴리실리콘막(13) 상부에 국부 산화용 질화막(14)이 저압 기상 증착법에 의하여 1500내지 2500Å의 두께로 증착된다음, 질화막(14) 상부에 필드 산화막이 형성될 예정 부위가 노출되도록 감광막 패턴(도시되지 않음)이 형성된다. 이때, 질화막은 이후의 국부 산화시, 산화 저지막의 역할을 한다. 감광막 패턴(도시되지 않음)에 의하여 질화막(14)과 완충용 폴리실리콘막(13)의 일부분이 제거된다. 바람직하게는, 완충용 폴리실리콘막(13)은 약 200 내지 300Å 정도 잔존하도록 비등방성으로 식각된다. 이후, 감광막 패턴이 공지된 방법에 의하여 제거된다.
제 2B 도는 필드 산화막이 형성된 상태로서, 제 2A 도의 결과물은 열산화 공정이 진행되어, 완충용 폴리실리콘막(13)이 노출된 부분이 4000 내지 6000Å정도의 필드 산화막(15)이 형성된다. 이어서, 전체 구조물 상부에 스페이서용 막 바람직하게는 필드 산화막과 식각비가 상이한 막으로 질화막(16)이 증착되고, 이 스페이서용 질화막(16)이 이방성 블랭킷 식각되어, 식각된 폴리실리콘막(13)과 질화막(14)의 양측 면에 질화막 스페이서(16)가 형성된다.
그 다음으로, 질화막 스페이서(16)에 의하여 필드 산화막이 식각되고, 채널 스톱퍼 불순물이 주입된 도면이 제 2C 도에 도시되어 있다. 제 2 C 도에 도시된 바와 같이, 질화막 스페이서(16)가 식각 마스크가 되어, 필드 산화막(15)이 비등방성 식각되므로써, 필드 산화막 예정 영역의 반도체 기판(11)이 노출되고, 필드 산화막(15)의 버즈 빅(15')만이 잔존된다. 이어서, 노출된 반도체 기판(11)면에 B 또는 BF3불순물이 1×1012내지 1×1016원자/cm3의 농도와, 20 내지 50KeV의 에너지 범위로 이온주입되어, 채널 스톱퍼층(17)이 형성된다.
이어서, 제 2D 도에 도시된 바와 같이, 식각이 이루어진 필드 산화막 부위에 액상 산화막(18)이 상온에서, 버즈 빅 부위(15')의 최상단 높이가 되도록 형성된다. 이때, 액상 산화막(18)은 실리카(SiO2)가 포화상태로 있는 하이드로플루오실리식(hydro fluosilisic acid : H2SiF6)에 보릭 에시드(boric acid: H3BO3)가 혼합된 물질이다.
끝으로, 제 2E 도에 도시된 바와 같이, 잔존하는 질화막 스페이서(16) 및 질화막(14)이 약 160 내지 180℃의 온도 범위에서 인산 용액에 의하여 제거되고, 완충용 풀리실리콘막은 Cl2가스로 비등방성 식각되고, 패드 산화막은 HF에 의하여 제거되어, 액상 산화막이 충진된 이중의 필드 산화막(19)이 형성된다. 즉, 액상 산화막(18)은 고온 공정없이 충진이 가능하므로, 채널 스톱퍼 불순물이 외부 확산되지 않는다.
[실시예2]
본 실시예는 실시예 1의 제 2C 도까지의 공정은 동일하고, 그 이후의 공정에 대하여만 설명하기로 한다.
제 3 도에 도시된 바와 같이, 질화막 스페이서(16) 및 질화막(14)을 식각 마스크로 하여, 필드 산화막(16)이 비등방성 식각되고, 계속해서, 하부의 반도체 기판이 비등방성 식각되어, 트랜치(20)가 형성된다. 그런다음, 트랜치(20) 하부 영역에 채널 스톱퍼 불순물을 실시예 1과 동일하게 주입하고, 이후에 진행되는 공정에 대하여는 실시예1과 동일하게 진행된다.
이와같이, 본 발명에 따르면, 필드 산화막이 형성되고, 필드 산화된 부분이 식각된다음, 그 부분에 채널 스톱퍼 불순물을 주입하여 채널 스톱퍼층이 형성되고, 액상 산화막으로, 필드 산화막 영역이 충진되어, 채널 스톱퍼 불순물의 고온 공정으로 인한 외부 확산을 방지할 수 있다. 이로써, 필드인버젼 현상이 방지되어, 소자의 제조 수율 및 신뢰성이 향상된다.
Claims (6)
- 패드 산화막이 구비된 반도체 기판을 제공하는 단계;상기 패드산화막상에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층상에 질화막을 형성하는 단계;반도체 기판의 소자 분리 예정 영역이 노출되도록 상기 질화막과 함께 폴리실리콘층의 일부를 패터닝하는 단계;상기 노출된 폴리실리콘층부분을 산화시켜 산화막을 형성하는 단계;상기 패터닝된 질화막 양측벽에 소자 분리 영역내의 산화막과 식각비가 상이한 물질로 스페이서를 형성하는 단계;상기 스페이서를 마스크로 소자 분리 영역내의 산화막을 제거하여 상기 소자 분리 영역아래의 반도체 기판 표면을 노출시키는 단계;상기 노출된 반도체 기판내에 채널 스톱퍼 불순물을 이온주입하는 단계;식각이 진행된 산화막영역내에 액상 산화막을 충진하는 단계; 및상기 잔류하는 스페이서와 질화막을 포함하여 남아 있는 폴리실리콘층을 제거하여 필드산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 스페이서는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 채널 스톱퍼 불순물은 B 또는 BF3불순물이 1× 1012내지 1× 1016원자/cm3의 농도와, 20 내지 50KeV의 에너지 범위로 이온 주입하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 액상 산화막은 실리카(SiO2)가 포화상태로 있는 하이드로플루오실리식(hydro fluosilisic acid : H2SiF6)에 보릭 에시드(boric acid: H3BO3)가 혼합물질인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 액상 산화막의 높이는 스페이서의 최상단과 동일하게 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 패드 산화막이 구비된 반도체 기판을 제공하는 단계;상기 패드산화막상에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층상에 질화막을 형성하는 단계;반도체 기판의 소자 분리 예정 영역이 노출되도록 상기 질화막과 함께 폴리실리콘층의 일부를 패터닝하는 단계;상기 노출된 폴리실리콘층부분을 산화시켜 산화막을 형성하는 단계;상기 패터닝된 질화막 양측벽에 소자 분리 영역내의 산화막과 식각비가 상이한 물질로 스페이서를 형성하는 단계;상기 스페이서를 마스크로 소자 분리 영역내의 산화막과 그 아래의 반도체 기판의 일부분을 식각하여 트랜치를 형성하는 단계;상기 트랜치아래의 노출된 반도체 기판내에 채널 스톱퍼 불순물을 이온주입하는 단계;식각이 진행된 산화막영역내에 액상 산화막을 충진하는 단계; 및상기 잔류하는 스페이서와 질화막을 포함하여 남아 있는 폴리실리콘층을 제거하여 필드산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019960019585A KR100401529B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체소자의필드산화막형성방법 |
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| KR980006029A KR980006029A (ko) | 1998-03-30 |
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| KR1019960019585A KR100401529B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체소자의필드산화막형성방법 |
Country Status (1)
| Country | Link |
|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679304A (en) * | 1984-03-30 | 1987-07-14 | Daniel Bois | Process for producing zones for the electrical isolation of the components of an integrated circuit |
| JPS649639A (en) * | 1987-07-01 | 1989-01-12 | Ricoh Kk | Manufacture of insulating film for element isolation of semiconductor device |
| JPH07115125A (ja) * | 1993-10-14 | 1995-05-02 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| KR100311172B1 (ko) * | 1993-12-09 | 2001-12-15 | 김영환 | 반도체소자분리방법 |
-
1996
- 1996-06-03 KR KR1019960019585A patent/KR100401529B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679304A (en) * | 1984-03-30 | 1987-07-14 | Daniel Bois | Process for producing zones for the electrical isolation of the components of an integrated circuit |
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| KR100311172B1 (ko) * | 1993-12-09 | 2001-12-15 | 김영환 | 반도체소자분리방법 |
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| Publication number | Publication date |
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| KR980006029A (ko) | 1998-03-30 |
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