KR100243881B1 - 반도체 기판 및 반도체장치의 제조방법 - Google Patents

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다카하시구니히로
다카스히로아키
고지마요시카즈
니와히토시
마츠야마노부요시
요시노도모유키
가미야마사아키
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핫토리 쥰이치
세이코 인스트루먼트 가부시키가이샤
사또 다께오
고교 기쥬쯔인
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Abstract

본 발명은 투명층이 박형의 규소층과 후막형태의 규소층사이에 형성되고 상기 투명층상에는 상기 박형의 규소층으로 구성되고 디바이스소자를 이루는 규도도상부가 형성되며, 상기 후막형태의 규소층이 웨이퍼상에서 에칭되어 제거됨으로써 투명부위가 형성되는 반도체장치에 관한 것으로 상기 투명층은 질화규소피막 또는 탄화규소피막으로 형성하거나 산화규소피막의 상하 양면 또는 그 어느 하나의 면상에 질화규소피막 또는 탄화규소피막이 피착된 형태로 형성됨으로써 상기 규소도상부를 형성하는 과정과 배면의 후막 형태의 규소판을 에칭하는 과정에서 상기 투명층이 제거되거나 파손되는 것을 방지할 수 있게 된다.

Description

반도체기판 및 반도체장치의 제조방법
제1a도 내지 제1d도는 본 발명의 일실시예의 제조방법을 단계별로 도시한 공정도.
제2a도 내지 제2d도는 종래의 방법에 의거하여 SOI기판을 제조하는 방법을 단계별로 도시한 공정도.
제3a도 내지 제3d도는 종래의 방법에 의거하여 SOI기판을 에칭하는 방법을 단계별로 도시한 공정도.
제4a도 내지 제4b도는 종래의 방법에 의거하여 SOI기판을 에칭하는 방법을 단계별로 도시한 공정도.
제5도는 본 발명에 의한 일실시예의 단면도.
제6a도 내지 제6f도는 본 발명의 다른 실시예의 제조방법을 단계별로 도시한 공정도.
제7도는 본 발명에 의한 실시예의 단면도.
제8도는 본 발명에 의한 실시예의 단면도.
제9도는 본 발명에 의한 또 다른 실시예의 단면도.
제10도는 본 발명에 의한 또 다른 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 단결정규소판 12 : 질화규소 또는 탄화규소피막
13 : 산화규소피막 14 : 질화규소 또는 탄화규소피막
15 : 규소판 66 : 레지스트피막
67 : 규소도상부(島狀部) 68 : 접착막
본 발명은 반도체기판 및 반도체장치의 제조방법에 관한 것이다.
제2도(a) 내지 (d)에는 한쌍의 단결정 규소판을 적층하는 방법을 사용하여 절연기기판상에 반도체를 형성(Semiconductor-on-Insulator; 이하,SOI기판이라 함)하는 종래 제조 방법이 단계별로 도시되어 있다.
즉, 제2(a)에 도시된 단계에서는 단결정규소판(21)상에 가열분위기에서 산화시킴으로써 그위에 산화규소피막(SiO2)(22)을 형성시킨다. 제2(b)에 도시된 단계에서 다른 단결정규소판(23)을 제조한 다음 제2(c)에 도시된 단계에서는 고온하에서 산화규소피막(22)을 통해 서로 다르게 한쌍의 규소판(21,23)을 적층시키게 된다. 그 후 제2도(d)에 도시된 단계에서 산화규소피막(22)이 피착 형성된 규소판(21)을 연마 또는 에칭하여 수 마이크론 이하의 두께를 갖는 박판으로 형성하게 된다. 이러한 종래 구조의 SOI기판은 후막층이 단결정 규소판과 박막층의 단결정규소피막 사이에 단일층의 산화규소피막을 갖춘 구조를 이루게 된다.
제3(a) 내지 (d)에는 종래의 SOI기판 또는 SOI웨이퍼의 에칭 공정이 도시되어 있다. 즉, 제3(a)에 도시된 단계에서는 두꺼운 규소판(33)과 산화규소피막(32)그리고 트랜지스터와 같은 디바이스 소자가 형성되는 얇은 규소피막(31), 이 막(31)위에 피복되는 레지스트피막(34)이 적층된 다층구조를 제조하고, 제3도(b)에 도시된 단계에서는 레지스트피막(34)을 노광 및 성장법에 의해서 선택적으로 제거하여 다수의 원도우를 형성한다. 그후 제3도(c)에 도시된 단계에서는 규소피막(31)이 상기 원도우를 통해 드라이에칭되는데, 상기 얇은 규소피막(31)은 엄밀하게 말해 웨이퍼상에서 그 두께가 균일하다고 볼수는 없는 것이다. 따라서 원도우를 통해 규소피막(31)을 완전히 에칭하기 위하여 이 에칭과정에서 피복된 규소피막(31)의 국부적으로 중첩되므로, 규소피막(32)의 전부 또는 일부가 제거함으로써 규소피막의 부분적으로 깊게 파여지게 되는 것이다. 제3도(d)에 도시된 단계에서는 레지스트피막(34)을 제거하여 침식부(35)에 의해서 경계를 이루는 규소도상부(島狀部 )(36)을 노출시키게 된다.
상기 침식부(35)가 보다 깊을 경우에는 노광 및 성장공정후에 규소도상부 (36)의 상단면과 침식부의 저면간의 간격이 서로 다르게 형성되기 때문에 촛점 조정이 어려워 정확한 패턴을 형성시킬 수 없다고 하는 여러가지 문제점을 발생한다.
또한, 산화규소피막(32)이 광학적으로 투명하다고 하는 성질을 기능적으로 이용하는 경우에 있어서는 에칭과정에서 상기 산화규소피막(32)이 제거될 경우 심각한 문제점을 발생시킨다.
제4(a) 및 (b)에는 단결정규소피막의 패턴을 접착제에 의해 투명기판에 전이하는 특수기법의 응용예가 되시되어 있는바, 이 공정은 본 발명의 일부와 연관되어 있다. 즉 제4도(a)에 도시된 단계에서는 트랜지스터와 같은 디바이스 소자가 수백옹스트롬(Å)에서 수십마이크로미터(㎛)의 두께로 형성되는 단결정 규소 도상부(41)와 그 하단에 차례로 산화규소피막(42)과 단결정규소판(43)으로 구성된 SOI기판을 제조한다. 이들 층(41,42,43)은 종래의 SOI웨이퍼의 형상으로 함께 적층된다. 수정이나 유리 재질로 된 투명기판(45)은 투명접착제(44)를 사이에 두고 상기 SOI웨이퍼에 고착되게 된다. 그후 제4도(B)에 도시된 단계에서는 불투명하고 두터운 규소판(43)이 에칭되어 제거되게 된다. 이같은 에칭 과정을 마친 후에는 규소판(43)이 제거되어 규소도상부(41)가 투명기판(45)에 전사되므로, 광학적으로 투명한 부분(46)이 불투명한 도상부(41) 주위에 형성되게 되는 것이다. 이러한 형태의 수정기판은 액정과 같은 액티브 물질이 투명부분(46)내에 도포되어 광밸브 소자를 구성하는데 이용된다.
일예로 실재 구조에 있어서는, 배면규소판(43)은 약 500 내지 600㎛정도의 두께를 가지면 산화규소막(42)은 0.2 내지 1.0㎛범위의 두께를 가진다. 따라서, 제4도(b)에 도시된 바와 같이 산화규소피막(42)은 배면규소판(43)을 에칭하는 과정에서 에칭의 방지피막으로써 그 기능을 수행하지 못하므로,기판 표면에서 완전히 제거해도 된다.
또한, 에칭 공정이 진행되는 과정에서 배면규소판은 재질 그 자체의 국부적인 에칭속도의 차이로 인하여 가변적으로 에칭되어 결국 규소판을 완전히 제거하기 전에 산화규소피막이 부분적으로 에칭된 얼룩진(spot)형태로 노출되게 되는 문제점이 있다. 이때에, 산화규소피막의 노출되는 얼룩들은 이를 둘러싸는 규소판에서 인가되는 응력에 의해서 파손될 수 있다.
또한 제2도(d)에 도시된 집적회로용 기판을 사용하여 제3도(a) 내지 (d)에 도시된 공정순서를 거쳐서 제4도(a) 및 (b)에 도시된, 광학스위칭 정치용 현재의 기판을 형성할려면, 제3도에 형성되어 있는 트랜지스터와 같은 SOI웨이퍼의 절연성 디바이스 소자를 규소도상부(36)상에 형성하기 위하여 얇은 규소피막(31)을 에칭할 때 SOI웨이퍼의 절연성 산화규소피막이 과도하게 에칭되는 문제점이 있다. 또한 두터운 실리콘판(43) 또는 실리콘 지지부를 에칭할 경우에는 제4도(a) 및 (b)를 형성하는 과정에서 SOI웨이퍼의 상기 절연성 산화규소피막은 일부 또는 전부제거되거나 또는 파손되는 문제점이 있었다.
본 발명은 상기 종래 문제점을 감안하여 이루어진 것으로, 본 발명의 목적은 얇은 규소피막을 에칭처리하여 규소도상부를 형성하거나 또는 두터운 배면규소판을 에칭처리하는 과정에서 산화규소피막 또는 투명피막을 보호할 수 있는 반도체 기판 또는 반도체장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 SOI웨이퍼의 절연피막 또는 투명피막은 인장응력을 가진 질화규소피막이나 탄화규소피막의 단일층으로 구성하거나 또는 산화규소피막의 상부 및 하부 양면에 또는 그 일측면에 질화규소피막 또는 탄화규소피막이 적층된 산화규소피막을 다층으로 구성된 반도체기판 또는 반도체장치의 제조방법을 제공하게 된다.
상기 구조로된 본 발명에 따른 방법으로 제조된 반도체 기판 또는 반도체장치는 트랜지스터와 같은 디바이스 소자를 위하여 형성되는 규소도상부를 형성하기 위한 얇은 규소피막의 전면을 에칭한 후에도 손상이 발생되지 않기 때문에 SOI웨이퍼의 광학 투명피막을 보호할 수 있다.
다음은 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도(a) 내지 (d)는 한쌍의 단결정규소판 또는 한쌍의 지지체를 적층하는 방법을 이용하여 본 발명에 따른 반도체기판 및 반도체장치의 제조방법을 도시한 것이다. 즉 제1도(a)에 도시된 단계에서 단결정규소판(11)을 가열분위기에서 질화시키거나 그위에 질화규소를 피착시켜 단결정규소판(11)상에 질화규소피막(12)(이하, SiNx 피막 이라 함)을 형성시킨다. 또한, 탄화규소를 피착시켜서 탄화규소피막(12)을 형성한 후, 상기 피막(12)을 가열 분위기에서 산화시키거나 또는 SiO2를 피착시켜 산화규소피막(13)을 형성한다. 또, 이 산화규소피막(13)상에 SiNx로 이루어진 피막(14) 또는 탄화규소를 피착한다.
제1도(b)에 도시된 단계에서, 또 다른 단결정규소판(15)를 제조한 후 제1도(c)에 도시된 단계에서, 고온 분위하에서 상기 규소판(15)은 산화규소 및 질화규소나 탄화규소로 구성된 중간층을 매개로하여 다른 규소판(11)상에 적층되었다. 그 다음, 제1도(d)에 도시된 마지막 단계에서 규소판(11)을 연마하거나 에칭하여 상기 규소판(11)을 수 마이크론(㎛)이하의 얇은 두께로 형성하게 된다.
다음은 본 발명에 따른 상기 공정에서 제조된 반도체 기판 또는 반도체 장치의 구조를 상세히 설명한다.
제5도는 이와 같이 형성된 본 발명에 따른 반도체 기판 또는 반도체 장치의 단면도를 도시한 도면이다. 산화규소피막(53)은 반도체층으로 사용되는 얇은 단결정규소피막(51)과 반도체기판으로 사용되는 두터운 단결정규소판(55)사이에 적층되며, 상기 투명산화규소피막(53)은 SiNx또는 탄화규소로 구성된 적층피막(52,54)에 의해 덮혀지게 된다. 도면에는 도시되어 있지 않으나 본 발명에 따른 반도체기판 또는 반도체장치의 구조는 여러가지 형태로 변형될 수 있다. 즉, SiNx 또는 탄화규소로 구성된 적층피막(52,54)의 하나를 생략하고 또 다른 투명피막이 SiNx 또는 탄화규소로 된 상부3적층피막(52) 또는 하부적층피막(54)중 어느 하나위에 피착형성해도 된다.
제5도에 도시된 본 발명에 의해 제공되는 반도체기판 또는 반도체장치의 구조는 한쌍의 단결정 규소웨이퍼 또는 단결정규소판을 적층하는 방법 대신 다른 방법에 의해서도 형성할 수 있다.
예를 들면, 충분한 가속에너지가 공급되는 조건하에 질소나 탄소, 산소 그리고 다시 질소나 탄소의 충분한 양을 단결정규소웨이퍼에 계속적으로 도핑하는 이온주입법을 이용하여 제5도에 도시된 본 발명의 반도체 장치를 직접 형성할 수 있다. 이러한 제조 방법에 있어서 SiNx 또는 탄화규소로된 상부피막(52)과 하부피막(54)을 형성하는데, 이온 주입의 가속에너지를 각기 달리 설정하게 된다. 즉, 하부피막(54)을 형성할때는 가속에너지를 보타 높게 설정하게 된다.
다음은 본 발명의 다른 실시예를 설명한다.
제6도(a) 내지 (f)는 본 발명의 다른 실시예를 설명하기 위한 도면이다. 제6도(a)에 도시된 단계에서는 두터운 단결정규소지지체(61)와, 한쌍의 상부 SiNx피막(64) 및 하부 SiNx피막(62)과, 이들 SiNx피막(62,64)에 의해 상하 양면이 덮혀지는 산화규소피막(63)과, 트랜지스터와 같은 디바이스 소자가 형성되는 얇은 단결정규소피막(65)및 상기 단결정규소피막(65)상에 피착되는 레지스트막(66)으로 적층된 SOI기판을 제조한다. 그 다음으로 제6도(b)에 도시된 단계에서는 노광 및 현상처리에 의해서 상기 레지스트막(66)을 선택적으로 제거하여 얇은 단결정규소피막(65)의 일부를 노출하기 위하여 원도우를 형성한다. 그후 제6도(c)에 도시된 단계에서는 상기 원도우를 통해서 드라이-에칭에 의해서 규서피막(65)을 제거하고, 웨이퍼 표면에 형성된 규소피막(65)은 그 두께가 일일한 것이 아니므로, 웨이퍼전체에 규소피막을 에칭한 후, 다시 제6도(c)에 도시된 바와 같이 상부질화규소피막(64)이 부분적으로 에칭한다. 그러나 그 아래 적층된 산화규소피막(63)은 상부규소피막(64)에 의해서 보호되므로 에칭됨이 없이 원래의 두께를 유지할 수 있게된다.
그후 필요하다면 제6도(d)의 단계에서 웨이퍼를 핫인산용제에 잠시 넣어서 상부 SiNx피막(64)의 잔류된 부분을 제거한다. 상술한 바와 같이 제6도(c)의 에칭공정을 수행하는 동안 산화규소피막(63)은 그 위에 적층된 질화규소피막(64)에 의해 보호되기 때문에 산화규소피막(63)은 에칭효과와는 관계없다. 또한, 상기 에칭공정에서 레지스트피막이 제거하고 규소도상부(67)를 노출시킨 트랜지스터와 같은 디바이스 소자가 상기 규소도상부(67)에 형성되어 있다.
그 다음으로 제6도(e)에 도시된 단계에서는 수정기판(69)을 접착제(68)에 의해 웨이퍼에 고착한 후, 최종공정인 제6도(f)에 도시된 단계에서는 배면의 두터운 규소판(61)을 에칭하여 완전히 제거하게 된다. 배면에 형성된 두터운 규소판(61)은 웨이퍼 전면에 걸쳐 그 두께가 일정한 것이 아니기 때문에, 규소판(61)은 두께가 비교적 얇은 부위에 에칭액으로 국부적으로 에칭헤도 된다. 하부 SiNx피막(62)은 SiNx피막(62)의 두께를 적절히 세팅하거나 또는 에칭용제로서 히드라진(hydrazine)과 같은 유기알카리(organic alkali)를 선택함으로써 웨이퍼의 전체 표면을 안전하게 보호할 수 있다. 그후, 필요하다면 핫인산 용제를 사용하여 에칭함으로써 잔류된 SiNx피막을 완전히 제거하여 제6도(f)에 도시된 구조체를 얻는다. 결론적으로 배면규소판(61)을 에칭하는 과정에서 산화규소피막(63)을 보호할 수 있다. 따라서, 규소도상부(67)내에 형성된 트랜지스터와 같은 디바이스 소자는 산화규소피막(63)의 존재로 배면의 오염으로부터 보호되고 또 잔류하는 SiNx피막에 의해서도 보호된다.
다음은 제7도를 참조로 본 발명에 따른 반도체기판 또는 반도체장치의 제조방법의 또 다른 실시예에 대하여 설명한다.
제7도는 본 발명에 따른 반도체기판 또는 반도체장치의 제조방법의 또 다른 실시예를 도시한 단면도이다.
반도체장치는 트랜지스터와 같은 디바이스 소자가 형성된 단결정 규소피막(71)과 산화규소피막(72)과, SiNx피막(73) 및 단결정규소지지체(74)로 구성되어 있다. 상기 적층구조에서 질화규소피막(73)이 산화규소피막(72)하단에 피착형성되므로, 이 산화규소피막(72)은 규소지지체(74)가 에칭될때 발생될 수 있는 과도에칭으로부터 보호되고 있다.
즉, 상기 질화 규소피막(73)은 에칭의 방지피막 역활을 하게됨은 물론 인장응력을 가지기 때문에, 보강재 역활을 한다. 한편, 단결정규소판(74)은 그 두께 또는 그 에칭속도가 불균일하기 때문에, 이 단결정규소판(74)이 에칭되는 동안 기판 자체의 일부분에서 두께 방향으로 부분적으로 에칭되어 제거되게 된다. 이때에, 질화규소피막(73)이 없는 종래 기판에 있어서는 산화규소피막(72)의 압축응력으로 인해 배면규소피막이 존재하지 않은 부분에서 산화규소피막(72)이 쉽게 파손되거는 하나, 본 발명에 있어서는 단결정규소기판(74)과 산화규소피막(72)사이에 발생되는 인장응력을 가진 질화규소피막(73)이 존재하므로 산화규소피막(72)과 질화규소피막(73)은 쉽게 손상되지 않는다.
다음은 제8도를 참조로하여 본 발명의 다른 실시예에 대하여 설명한다.
제8도는 제7도에 도시된 반도체기판 또는 반도체장치를 변형한 다른 실시예의 단면도이다.
이 구조에 있어서 탄화규소피막(83)은 산화규소피막(82)하단에 피착형성되어 이를 보호한다. 또한 탄화규소는 인장응력을 가지고 있다.
제9도에는 본 발명에 따른 반도체기판 또는 반도체장치의 제조방법의 다른 실시예를 설명하기 위한 도면이다.
도면에서 투명막(92)은 산화규소 대신 질화규소 또는 탄화규소의 단일층으로 구성된다. 이들 질화규소피막이나 탄화규소피막은 배면규소지지체(93)의 에칭시에 에칭방지막으로서의 기능을 한다. 또, 이들 상기 질화규소피막과 탄화규소피막은 인장응력을 갖고 있으므로, 이들 피막은 배면규소판의 에칭시에 파손될 염려가 없게 된다.
제10도에는 본 발명에 따른 반도체기판 또는 반도체장치의 제조방법의 또 다른 실시예를 설명하기 위한 단면도이다.
이 반도체기판 또는 반도체장치는 트랜지스터와 같은 디바이스 소자가 형성되는 단결정규소피막(101)과, 질화규소 또는 탄화규소 구성되는 한쌍의 상부 및 하부 보호막(102,104)과 상기 한쌍의 상부 및 하부보호막(102,104)에 의해 샌드위치된 산화규소피막(103)과, 상기 하부보호피막(104)하단에 피착형성된 다른 산화규소피막(105) 및 단결정규소지지체(106)로 이루어진다.
이와 같이 제10도에 도시된 실시예는 지지체(106)상에 추가로 산화규소피막(105)이 피착된 점에서 제5도에 도시된 실시예와는 차이가 있다. 즉, 상기 산화규소피막(105)은 중간 투명층을 사이에 두고 한쌍의 규소판을 적층될때 접합용량을 개선시킬 수 있다. 또한 , 상기 산화규소피막은 질화규소피막 또는 탄화규소피막보다 규소판에 보다 양호하게 접착되는 접착력을 가지고 있다. 따라서, 본 발명은 투명피막의 일측면 또는 양면에 산화규소피막을 추가로 피착시킨 반도체기판 또는 반도체장치의 제조방법을 포함한다.
상술한 바와 같이, 본 발명의 제조방법에 따른 반도체기판 또는 반도체장치는 중간 투면층을 질화규소피막 또는 탄화규소피막으로 구성하거나, 또는 중간 투명층을 질화규소피막 또는 탄화규소피막에 의해 산화규소피막의 상단 및 하단 양면 또는 그 어느 한면에 피착되는 산화규소피막으로 구성되어 있다.
그 결과 산화규소피막은 투명층상에 피착 형성된 얇은 규소피막을 에칭하여 규소도상부를 형성할때 또 에칭에 의해 배면 두터운 규소판을 제거할 경우에도 과도한 에칭으로부터 보호될 수 있고 투명층 또한 에칭공정이 진행되는 동안 파손될 염려가 없게된다. 또한, 규소도상부의 상단면과 침식된 절연피막의 저면간의 간격을 줄임으로써 노광 및 현상공정에 의하여 정교한 패턴을 형성할 수 있는 잇점이 있고, 또한 산화규소피막과 질화규소피막 또는 탄화규소피막을 규소도상부의 저면상에 형성함으로써 외부오염원으로부터 규소도상부에 형성된 디바이스 소자를 보호할 수 있는 효과가 있다.

Claims (21)

  1. 반도체 기판을 제조하는 방법에 있어서, 제1단결정 규소판을 제공하는 단계와, 상기 제1규소판 표면위에 질화규소 또는 탄화규소로 제1투명피막을 형성하고, 상기의 제1투명피막위에 산화규소로 제2투명피막을 형성하고, 상기의 제2투명피막위에 질화규소 또는 탄화규소로 제3투명피막을 형성하여 제1다층 투명피막을 형성하는 단계와; 제2단결정 규소판을 제공하는 단계와, 상기 제1다층 투명피막을 통해 상기 제1규소판위에 상기 제2규소판을 적층하는 단계와, 그 위에 전자 소자를 설치하기 적합한 정도의 두께로 상기의 제1규소판 또는 제2규소판의 두께를 축소하는 단계를 포함하는 것을 특징으로하는 반도체기판의 제조방법.
  2. 제1항에 있어서, 상기의 제1투명피막의 형성과정은 상기의 제1규소판을 가열분위기에서 질화처리하여 질화규소 피막을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  3. 제1항에 있어서, 상기 제1규소판 또는 제2규소판의 두께를 축소하는 단계는 상기의 규소판을 축소하려는 두께로 연마하거나 또는 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  4. 제1항에 있어서, 상기의 제1투명피막위의 산화규소피막 형성과정은 상기 제1투명피막을 가열분위기에서 산화처리하는 과정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  5. 제1항에 있어서, 상기의 제1투명피막위의 산화규소피막 형성과정은 상기 제1투명피막 표면위에 산화규소를 침전시키는 과정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  6. 제1항에 있어서, 두께를 축소한 규소판위에 다층피막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  7. 제6항에 있어서, 상기의 제1규소판 및 제2규소판 중 다른 하나를 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  8. 제1항에 있어서, 상기의 제1단결정 규소판과 상기의 제1투명피막 사이에 산화규소피막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  9. 반도체장치를 제조하는 방법에 있어서, 제1단결정 규소층 위에 인장응력을 갖는 제1투명피막을 형성하고, 상기의 제1투명피막위에 압축응력을 갖는 제2투명피막을 형성하고, 그리고 상기의 제2투명피막위에 인장응력을 갖는 제3투명피막을 형성하여 상기의 제1단결정 규소층 위에 다층 투명피막을 형성하는 단계와, 상기의 다층투명피막위에 제2의 단결정 규소층을 고정하는 단계와, 상기의 제1단결정 규소층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기의 제1투명피막은 질화규소 또는 탄화규소의 적어도 하나를 포함하는 제1투명피막인 것을 특징으로 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기의 제1투명피막의 형성과정은 질소 또는 탄소로 이루어진 그룹부터 선택된 원소들 중 하나를 상기의 제1단결정규소층에 소정 깊이로 도핑하는 과정과, 상기의 도핑된 제1단결정규소층을 가열하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항에 있어서, 상기의 제1투명피막과 제2투명피막을 형성하는 과정은 상기의 제1단결정 규소층에 질소와 산소를 각각 일정깊이로 도핑하는 단계와, 상기의 도핑된 제1단결정 규소층을 가열하여 질화규소층과 산화규소층을 각각 포함하는 제1투명피막과 제2투명피막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제9항에 있어서, 상기의 제1투명피막과 제2투명피막을 형성하는 과정은 상기의 제1단결정 규소층에 탄소와 산소를 각각 도핑하는 단계와, 도핑된 제1단결정층을 가열하여 탄화규소층과 산화규소층을 각각 포함하도록 하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제9항에 있어서, 에칭방지막으로 상기의 다층투명피막을 사용하여 상기의 제1단결정 규소층을 에칭하는 과정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제9항에 있어서, 에칭방지막으로 상기의 다층투명피막을 사용하여 상기의 제2단결정 규소층을 에칭하는 과정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제9항에 있어서, 상기의 제3투명피막은 질화규소 및 탄화규소 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 반도체기판을 제조하는 방법에 있어서, 제1단결정 규소판을 제공하는 단계와, 상기 제1단결정규소판 표면위에 인장응력을 갖는 1투명피막을 형성하는 단계와, 상기의 제1투명피막위에 압축응력을 갖는 제2투명피막을 형성하는 단계와, 상기의 제2투명피막위에 인장응력을 갖는 제3투명피막을 형성하는 단계와, 제2단결정 규소판을 제공하는 단계와, 상기 제1투명피막, 제2투명피막 및 제3투명피막을 통해 상기 제1단결정규소판위에 상기 제2규소판을 적층하는 단계와, 그 위에 전자 소자를 설치하기 적합한 정도의 두께로 상기의 제1단결정규소판 또는 제2단결정규소판의 두께를 축소하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  18. 제17항에 있어서, 상기의 제1투명피막 및 제3투명피막의 형성단계는 질화규소피막 및 탄화규소 피막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  19. 제17항에 있어서, 상기의 제2투명피막의 형성단계는 산화규소피막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  20. 제19항에 있어서, 상기의 제1투명피막위에 산화규소피막을 형성하는 단계는 제1투명피막을 가열분위기에서 산화처리하는 단계를 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  21. 제19항에 있어서, 상기 제1단결정규소판 또는 제2단결정규소판의 두께를 축소하는 단계는 상기의 규소판을 축소하려는 두께롤 연마하거나 또는 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체피기판의 제조방법.
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