JPH10321549A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ基板の半導体層にパターン構造を用い
る場合に、剥離のためのイオン注入でイオン注入層に段
差が生ずるのを防止する。 【解決手段】 ＳＯＩ基板１１は、シリコンベース基板
１２上に酸化膜１３を介して単結晶シリコン膜１４が形
成された構造で、単結晶シリコン膜１４は、パターン構
造１５として、素子を形成するためのパターン部１５ａ
が酸化膜１３で分離した状態に形成されている。また、
素子の形成には用いない領域として酸化膜１３で分離し
た状態にダミーパターン部１５ｂが形成されている。こ
れは、パターン構造形成工程でダミーパターン部１５ｂ
を形成することにより、イオン注入工程で行なうイオン
注入の注入深さが均一となるようにするためで、剥離工
程で剥離したときの面の平坦度を高めるためで、これに
よって精度良く単結晶シリコン膜１４を形成することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、支持基板上に絶縁
膜を介して素子形成用の半導体層を設けてなる半導体基
板の製造方法に関する。

【０００２】

【発明が解決しようとする課題】基板上に絶縁膜を介し
て素子形成用の単結晶の半導体層を形成してなる半導体
基板としては、例えば、半導体層としてシリコン単結晶
を設ける構成のＳＯＩ（Silicon On Insulator）基板が
ある。これは、基板となるシリコン基板上に酸化膜が形
成され、その上にシリコン単結晶膜が形成された構造を
有するもので、このような半導体基板を用いることによ
り、基板との絶縁分離工程を別途に実施する必要がなく
なり、分離性能が良く、高い集積度でシリコン単結晶膜
に素子を形成して集積回路を作り込むことができるもの
である。

【０００３】この場合、ＳＯＩ基板に設けているシリコ
ン単結晶膜の製造方法としては、従来より種々の方法が
あるが、その中で以下の３段階の工程を経て製造するよ
うにした半導体薄膜製造技術が特開平５−２１１１２８
に開示されている。以下に、その製造方法について図１
２を用いて説明する。

【０００４】まず、第１段階として、半導体基板１中へ
水素ガスもしくは希ガスをイオン化して所定の注入エネ
ルギーで加速して注入することにより（図１２（ａ）参
照）、半導体基板１の表面から所定深さに注入イオンが
分布するようにしてイオン注入領域２を形成する。次
に、第２段階として、この半導体基板１のイオン注入を
した側の面１ａに、少なくとも１つの剛性材料から形成
された支持基板３を貼り合わせ法などにより結合させる
（同図（ｂ）参照）。この場合の支持基板３は半導体製
の基板を用いることが可能で最終的にＳＯＩ基板を形成
させるという点では、酸化膜のような絶縁膜４を成膜さ
せた状態としておくことが望ましい。

【０００５】次に、第３段階として、半導体基板１およ
び支持基板４を結合させた状態で熱処理を施すことによ
り、イオン注入領域２に形成されるマイクロボイド（微
小気泡）部分Ｐを境界として半導体基板１と薄膜部分が
分離するように剥離し、支持基板３上に絶縁膜４を介し
てシリコン単結晶膜５が接着された構造のＳＯＩ基板６
が形成される（同図（ｃ）参照）。

【０００６】実際には、この剥離された面には数ｎｍ程
度の凹凸が存在するため、この剥離面Ｐに研磨処理およ
びエッチング処理などを施してシリコン単結晶膜５を平
坦に仕上げると共に所定膜厚（例えば０．１μｍ）に調
整してＳＯＩ基板６として形成されるものである（同図
（ｄ）参照）。

【０００７】ところで、これらの技術は、単一材料で形
成された表面が平坦な状態の半導体基板１の場合や、あ
るいは半導体基板１に一様に多種の材料を積層した多層
膜構造をもった構成の場合などにおいては適している
が、例えば、半導体基板１の表面で部分的に複数の積層
材料を配置しパターンを形成した場合や、あるいは、半
導体基板１の表面に段差のある場合などにおいては、次
のような不具合が発生する。

【０００８】すなわち、上述のようなパターン構造を形
成した半導体基板１では、その表面からイオン注入を行
なうと、材料の相違や段差などによるパターン構造の影
響を受けて、半導体基板１内へのイオンの注入深さが面
内の位置によって異なるようになる。この結果、支持基
板４を貼り合わせた状態で剥離工程を実施すると、パタ
ーン構造の影響を受けたイオン注入領域の面に沿った剥
離がなされるため、剥離された面がイオン注入領域の段
差に対応した段差を有する状態となる。

【０００９】したがって、剥離時に得られるシリコン単
結晶膜５の表面は、段差を有する面となる。このように
得られた剥離面を研磨工程により平坦化することは不可
能ではないが、その剥離面に初期的に残っている段差
は、研磨によって最終的に残すシリコン単結晶膜５の厚
さ寸法（例えば研磨段階では０．２μｍ程度）に比べて
何倍もの寸法となる場合があり、これを研磨処理により
平坦化することは困難であると共に、シリコン単結晶膜
５の膜厚を平行度を保ちながら精度良く研磨することが
非常に難しく、結果的にコスト高になる不具合がある。

【００１０】換言すれば、半導体基板１上に段差が生じ
ている状態でイオン注入工程を実施して剥離面となる欠
陥層領域を形成して剥離を行なうには、面内に注入され
たイオン注入材料の注入深さがパターン構造により異な
るため剥離面を平坦にすることは困難となり、実用的に
は採用できないものである。

【００１１】本発明は、上記事情に鑑みてなされたもの
で、その目的は、貼り合わせを行なう基板側に、成膜工
程やエッチング工程等によりパターン構造を形成した基
板についてそのパターン形成部分の、全体もしくは一部
の薄膜を所望の膜厚で剥離させる場合に剥離面の平坦性
を確保した状態で支持基板に接合させることによりＳＯ
Ｉ基板のような半導体基板を形成することができるよう
にした半導体基板の製造方法を提供することにある。

【００１２】

【課題を解決するための手段】請求項１の発明によれ
ば、パターン構造形成工程Ｐ１において、製造しようと
する半導体基板（１１，２０，２２）として、パターン
構造（１５，２１，２３，２４）を採用する構成で、そ
のパターン構造（１５，２１，２３，２４）のパターン
部（１５ａ，２１ａ，２３ａ，２４ａ）に起因してイオ
ン注入工程Ｐ２で形成するイオン注入層（１９）が半導
体層用基板（１７）内で段差を生ずる場合には、パター
ン部（１５ａ，２１ａ，２３ａ，２４ａ）が形成されな
い領域に同様の構成のダミーパターン部（１５ｂ，２１
ｂ，２３ｂ，２４ｂ）を設けるようにする。

【００１３】これにより、続くイオン注入工程Ｐ２で
は、前記パターン構造（１５，２１，２３，２４）が形
成された前記半導体層用基板（１７）にそのパターン構
造（１５，２１，２３，２４）側から所定のイオンを注
入してイオン注入層（１９）を形成する。このイオン注
入層（１９）は、半導体層用基板（１７）の深さ方向に
対する注入イオンの分布状態がパターン構造（１５，２
１，２３，２４）の形状に依存しないで、略同一面内に
イオンが分布する注入層（１９）が形成されるようにな
る。この結果、剥離工程Ｐ４では、平坦な面Ｐで剥離を
行なうことができ、これに続く剥離面研磨工程（Ｐ５）
を経て精度の良い薄膜の素子形成用半導体層（１４，１
４ａ）を得ることができるようになる。

【００１４】請求項２の発明によれば、半導体層（１
４）が１層の場合にパターン構造（１５）を、パターン
部（１５ａ）にダミーパターン部（１５ｂ）を付加して
設けるようにパターン構造形成工程（Ｐ１）を実施する
ので、イオン注入工程（Ｐ２）では、イオン注入層（１
９）を略同一面に形成することができ、これによって剥
離面Ｐを平坦なものとして形成することができるように
なる。

【００１５】請求項３の発明によれば、複数層の半導体
層（１４ａ，１４ｂ）が形成され、それらの半導体層
（１４ａ，１４ｂ）の少なくとも１つにパターン構造
（２１，２３，２４）を形成する場合に、各パターン部
（２１ａ，２３ａ，２４ａ）に対応してダミーパターン
部（２１ｂ，２３ｂ，２４ｂ）を付加して設けるように
パターン構造形成工程（Ｐ１）を実施するので、イオン
注入工程（Ｐ２）では、イオン注入層（１９）を略同一
面に形成することができ、これによって剥離面Ｐを平坦
なものとして形成することができるようになる。

【００１６】請求項４ないし６の発明によれば、複数層
の半導体層（１４ａ，１４ｂ）のすべてにパターン部
（２１ａ，２３ａ，２４ａ）が設けられる場合に、それ
ら各パターン部（２１ａ，２３ａ，２４ａ）に対応して
前記ダミーパターン部（２１ｂ，２３ｂ，２４ｂ）を設
ける構成とするので、半導体層（１４ａ，１４ｂ）に形
成する素子の構造に対応してパターン部（２１ａ，２３
ａ，２４ａ）の大きさや形状を設定する場合でも、パタ
ーン構造形成工程Ｐ１でこれに対応するダミーパターン
部（２１ｂ，２３ｂ，２４ｂ）を設けるので、イオン注
入層（１９）を略同一平面に形成することができ、剥離
面Ｐの平坦度を高めて半導体層（１４ａ，１４ｂ）を精
度良く形成できる。

【００１７】請求項７の発明によれば、パターン構造
（１５，２１，２３，２４）のパターン部（１５ａ，２
１ａ，２３ａ，２４ａ）を形成することにより、表面に
段差を生ずる場合に、パターン構造形成工程Ｐ１におい
て、その段差を解消するようにダミーパターン部（１５
ｂ，２１ｂ，２３ｂ，２４ｂ）を形成するので、イオン
注入層（１９）を略同一面に形成することができ、剥離
面Ｐの平坦度を高めて半導体層（１４ａ，１４ｂ）を精
度良く形成できる。

【００１８】

【発明の実施の形態】

（第１の実施形態）以下、本発明の第１の実施形態につ
いて図１ないし図５を参照しながら説明する。図１は本
発明でいうところの半導体基板であるＳＯＩ基板１１を
模式的な断面で示すもので、その構造は、支持基板とし
てのベースシリコン基板１２上に絶縁膜としての酸化膜
１３を介して半導体層である単結晶シリコン膜１４が形
成されている。この単結晶シリコン膜１４は、パターン
構造１５として多数の島状に分割された状態に形成され
ており、図２に示すように、平面的に見ると正方形状の
領域が配列された状態とされている。

【００１９】この場合、パターン構造１５としては、素
子形成用の領域に対応する部分をパターン部１５ａ（図
中、斜線を引いてない領域）として設けており、素子形
成には直接用いない領域に対応する部分をダミーパター
ン部１５ｂ（図中、斜線を引いている領域）として設け
ている。

【００２０】これは、図２に示すように、パターン部１
５ａは、内部に例えば１個の素子が形成され、配線パタ
ーン１６により電気的接続を取るようになっており、ダ
ミーパターン部１５ｂについては、素子を形成しないの
で配線パターン１６による電気的接続を行なわない。ま
た、上述のパターン部１５ａおよびダミーパターン部１
５ｂの寸法は、例えば１０μｍ×１０μｍ程度の大きさ
で、これらを区切る酸化膜１３の幅寸法は０．５μｍ程
度の大きさに設定されている。

【００２１】本実施形態におけるＳＯＩ基板１１は、例
えば、半導体層１４が形成されたパターン構造１５のパ
ターン部１５ａに、素子形成工程を経ることにより所定
の半導体素子を形成し、配線パターン１６により結線し
て回路を形成し、これによって、各半導体素子を酸化膜
１３により絶縁した状態で形成することができ、電気的
特性に優れた集積回路を得ることができるものである。

【００２２】次に、上記構成のＳＯＩ基板１１を製造す
る方法について図３ないし図５を参照して説明する。図
３はＳＯＩ基板１１を製造する場合の全体の工程の流れ
を概略的に示しており、まず、パターン構造形成工程Ｐ
１にて半導体層用基板である単結晶シリコン基板１７に
パターン構造１５を形成する。図４（ａ）は半導体層用
基板である単結晶シリコン基板１７の断面を模式的に示
すもので、この単結晶シリコン基板１７の表面にフォト
レジスト１８を塗布してフォトリソグラフィ処理により
パターニングし、格子状に露出する部分をエッチング処
理によりエッチングして凹状部１７ａを形成する。次
に、フォトレジスト１８を剥離して表面に絶縁膜として
のシリコン酸化膜１３を形成する（同図（ｂ）参照）。
なお、凹状部１７ａの幅寸法は、前述のように０．５μ
ｍ程度に設定されている。

【００２３】続いて、イオン注入工程Ｐ２（図３参照）
では、単結晶シリコン基板１７の酸化膜１３を形成した
面側から所定条件でイオン注入を行なう。注入するイオ
ンは水素ガスや希ガスなどをイオン化したものを用いる
が、ここでは水素イオンＨ^＋（プロトン）を用いる場合
を示し、これを所定の加速エネルギーで加速して注入す
る。また、このときの注入量（ドーズ量）は、１×１０
^１６〜１×１０^１７ａｔｏｍｓ／ｃｍ^２程度としてい
る。これにより、凹状部１７ａの底面部よりも深い所定
深さにイオン注入層１９を形成する（図４（ｃ）参
照）。

【００２４】次に、貼り合わせ工程Ｐ３では、単結晶シ
リコン基板１７の酸化膜１３の面側とベースシリコン基
板１２を貼り合わせた上で、接合用の熱処理として例え
ば５００℃程度の温度で熱処理を行なう（図５（ａ）参
照）。この後、剥離工程Ｐ４では、上述の貼り合わせの
接合強度を高めると共に剥離を行なうために、高温で熱
処理を行なう。この場合、熱処理温度は、好ましくは１
１００℃以上で、より好ましくは１１５０℃程度で６０
分程度行なう。このとき、ベースシリコン基板１２との
接合とイオン注入領域１９に形成された剥離用欠陥層領
域での剥離が生じる（図５（ｂ）参照）。

【００２５】なお、上述のように、貼り合わせ工程Ｐ３
および剥離工程Ｐ４のそれぞれで２段階に分けた熱処理
を行なうことに代えて、工程を簡略化する目的で、一度
の熱処理で行なうこともできる。この場合には、熱処理
温度は、例えば１１００℃以上が好ましく、より好まし
くは１１５０℃程度で６０分程度行うことで、剥離用欠
陥層領域での剥離を行なうことができる。

【００２６】次に、剥離面研磨工程Ｐ５では、上述の剥
離工程Ｐ４にて剥離した剥離面Ｐを平坦にするために研
磨処理を行ない（図５（ｃ）参照）、このとき、凹状部
１７ａの底部に形成されている酸化膜１３に達するまで
研磨を行なって、単結晶シリコン膜１４となる部分を互
いに分離させた状態としてパターン構造１５を形成する
（図１参照）。したがって、パターン部１５ａおよびダ
ミーパターン部１５ｂが分離された状態のパターン構造
１５として得ることができるようになり、ＳＯＩ基板１
１を形成することができる。

【００２７】さて、上述したイオン注入領域１９により
剥離を行なう技術においては、単結晶シリコン基板１７
中に注入された水素イオンは、結晶格子に欠陥を生じさ
せたりあるいは結晶格子を歪ませた状態で分布するよう
になる。このとき、イオン注入の目標深さを例えば０．
１μｍ程度に設定したときの状態での水素イオンの分布
は、実際には０．３μｍ程度に広がっている。しかし、
注入された水素イオンの量が一定量（しきい値）を超え
ている部分では、剥離直前の状態では熱処理を経ること
によって、欠陥層領域が数ｎｍ程度の厚さ寸法の非常に
狭い領域に凝縮されるようになる。

【００２８】この結果、ごく薄い欠陥層領域で剥離が生
じ、剥離面は非常に平坦性の良いものを得ることができ
るのである。なお、剥離面研磨工程Ｐ５を実施するの
は、平坦性を確保すると共に、表面の粗さの程度を小さ
くするためであり、パターン構造１５を分離した状態に
形成するためである。また、このような剥離を行なうた
めのイオンとしては、上述した水素以外には、希ガスで
も良いし、他に酸素や塩素，フッ素など種々のものが考
えられる。

【００２９】さらに、本実施形態において形成するＳＯ
Ｉ基板１１を得るときに、単結晶シリコン基板１７につ
いては、単結晶シリコン膜１４の品質を確保するために
通常半導体装置を形成する場合のものと同様に不純物濃
度が一定値に管理された製品ウェハを用いることが望ま
しいのに対して、貼り合わせるベースシリコン基板１２
については、酸化膜１３を介して単結晶シリコン膜１７
を保持する基板としての機能を果すことで十分であるか
ら、不純物濃度を厳密に管理していないダミーウェハを
用いることができる。

【００３０】したがって、ベースシリコン基板１２とし
ては安価なものを用いることができ、さらに、剥離後の
単結晶シリコン基板１７は表面を研磨等の平坦化処理を
行うことで再び他のＳＯＩ基板１１を製造するためのも
のとして使用することができるようになり、資源の有効
活用ができると共に、総じてコストの低減を図ることが
できるものである。

【００３１】このような第１の実施形態によれば、パタ
ーン構造１５を形成する半導体基板１１を製造するに際
して、そのパターン構造１５のパターン部１５ａと同等
のダミーパターン部１５ｂを設けることにより、イオン
注入工程Ｐ２におけるイオン注入領域１９が略同一面内
に形成できるようにしたので、剥離工程Ｐ４にて剥離を
行なったときにその剥離面Ｐに段差を生じることがなく
なり、精度良く半導体層１７を形成したＳＯＩ基板１１
を得ることができるようになる。

【００３２】（第２の実施形態）図６ないし図９は本発
明の第２の実施形態を示すもので、以下第１の実施形態
と異なる部分について説明する。本実施形態において
は、図６に示すように、半導体基板としてのＳＯＩ基板
２０は、第１の実施形態におけるパターン構造１５に代
えてパターン構造２１を設けたもので、これは、第１の
実施形態と同様の構成で表面に露出している半導体層と
しての単結晶シリコン膜１４ａの下層部に別途に半導体
層としての多結晶シリコン膜１４ｂを絶縁膜としての酸
化膜１３を介して埋め込んだ状態に形成したパターン構
造２１を有する構成のものである。

【００３３】このＳＯＩ基板２０においては、パターン
構造２１としては、上下の半導体層である単結晶シリコ
ン膜１４ａおよび多結晶シリコン膜１４ｂの各層が同じ
形状に形成され、酸化膜１３で分離されたパターン部２
１ａおよびダミーパターン部２１ｂを有する構造に形成
されている。そして、下層側の多結晶シリコン膜１４ｂ
のパターン部２１ａは素子を形成したときに、バックゲ
ートなどに使用されるように設けられたものである。

【００３４】図７ないし図９は、ＳＯＩ基板２０の製造
工程に則した各断面を示すもので、製造工程の概略手順
としては第１の実施形態と同様に図３に示した流れで行
なわれ、パターン構造形成工程Ｐ１における工程内容に
ついて詳述する。

【００３５】すなわち、パターン構造形成工程Ｐ１にお
いては、フォトリソグラフィ処理によりフォトレジスト
１９を塗布してパターニングした後、エッチング処理に
より凹部１７ａを形成し（図７（ａ）参照）、この後、
酸化膜１３ａを形成する（同図（ｂ）参照）。

【００３６】次に、酸化膜１３ａ上に半導体層としての
多結晶シリコン膜１４ｂを形成し、フォトリソグラフィ
処理でパターニングをした後に、エッチング処理を行な
って酸化膜１３ａを形成したときと同様のパターンに多
結晶シリコン膜１４ｂを形成する（図７（ｃ）参照）。
続いて、多結晶シリコン膜１４ｂのパターン間の隙間を
埋めるようにして全面に酸化膜１３ｂを形成し（図８
（ａ）参照）、平坦な状態にする。

【００３７】次のイオン注入工程Ｐ２では、第１の実施
形態と同様にして所定条件でイオン注入を行なってイオ
ン注入領域１９を形成する（同図（ｂ）参照）。続く貼
り合わせ工程Ｐ３では、単結晶シリコン基板１７の酸化
膜１３ｂの面側とベースシリコン基板１２を貼り合わせ
た上で、接合用の熱処理を行なう（同図（ｃ）参照）。
この後、剥離工程Ｐ４では、貼り合わせの接合強度を高
めると共に剥離を行なうために高温で熱処理を行なう。
このとき、ベースシリコン基板１２との接合とイオン注
入領域１９に形成された剥離用欠陥層領域での剥離が生
じる（図９（ａ）参照）。

【００３８】次に、剥離面研磨工程Ｐ５では、上述の剥
離工程Ｐ４にて剥離した剥離面Ｐを平坦にするために研
磨処理を行ない（図９（ｂ）参照）、このとき、凹状部
１７ａの底部に形成されている酸化膜１３に達するまで
研磨を行なって、単結晶シリコン膜１４となる部分を互
いに分離させた状態としてパターン構造１５を形成し、
これによってＳＯＩ基板２０を得る。

【００３９】このような第２の実施形態によれば、パタ
ーン構造２１が、複数層の半導体層である単結晶シリコ
ン膜１４ａおよび多結晶シリコン膜１４ｂからなる構成
で、各層においてパターン部を２１ａを有する場合で
も、第１の実施形態と同様にしてパターン構造形成工程
Ｐ１にてダミーパターン部２１ｂを形成することによ
り、イオン注入工程Ｐ２におけるイオン注入層１９の形
成を同一深さに形成することができ、剥離面Ｐの段差を
なくして精度良く半導体層１４ａ，１４ｂを形成したＳ
ＯＩ基板２０を得ることができる。

【００４０】（第３の実施形態）図１０は本発明の第３
の実施形態を示すもので、第２の実施形態と異なるとこ
ろは、ＳＯＩ基板２０ａは、半導体層としての単結晶シ
リコン膜１４ａにパターン構造を設けないようにしたと
ころであり、パターン構造２１は、埋め込み形成された
多結晶シリコン膜１４ｂに設けられたパターン部２１ａ
およびダミーパターン部２１ｂからなるものである。

【００４１】なお、このような構成のＳＯＩ基板２０ａ
を製造するに当たっては、第２の実施形態のパターン構
造形成工程Ｐ１において、半導体層用基板である単結晶
シリコン基板１７に凹部１７ａを設けないで、平坦な状
態の面に酸化膜１３を形成し、この状態で半導体層とし
ての多結晶シリコン膜１４ｂを形成し、パターン構造２
１を形成するようにしたものである。そして、このよう
な第３の実施形態のものでも、ダミーパターン部２１ｂ
を設けるので、第２の実施形態と同様の効果を得ること
ができる。

【００４２】（第４の実施形態）図１１は本発明の第４
の実施形態を示すもので、第２の実施形態と異なる点に
ついて説明する。すなわち、本実施形態におけるＳＯＩ
基板２２は、上下の半導体層である単結晶シリコン膜１
４ａおよび多結晶シリコン膜１４ｂのそれぞれにパター
ン構造２３，２４を設けて異なるパターン部２３ａ，２
４ａを配置する構成としたものである。この場合におい
ては、パターン構造形成工程Ｐ１にて、各パターン部２
３ａ，２４ａに対応してダミーパターン部２３ｂ，２４
ｂが配置形成される。

【００４３】そして、このような構造のＳＯＩ基板２２
では、例えば、単結晶シリコン膜１４ａに形成する素子
の構造に対応してパターン部２３ａが形成されると共
に、下層側に位置する多結晶シリコン膜１４ｂをバック
ゲートとして用いるべくパターン部２４ａが配置形成さ
れたものである。また、ＳＯＩ基板２２を基板として素
子を形成したときに、単結晶シリコン膜１４ａのパター
ン部２３ａ部分には、図示のように、絶縁膜を介した状
態でゲート２５が配設された構成のものを簡単に且つ高
性能なものとして製作することができるようになる。

【００４４】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。パター
ン構造において、ダミーパターン部の形状はパターン部
と同様の形状に設ける必要はなく、また、必ずしも同一
形状のセル状に形成する必要もなく、例えば、パターン
部を設けない部分をすべてつながったダミーパターン部
として形成して設けても良いなど、必要に応じた形状に
設定することが可能である。

【００４５】半導体層用基板としては、シリコン以外の
材料として、４族元素を主体とした単結晶であれば、例
えば、Ｇｅ（ゲルマニウム），ＳｉＣ（炭化シリコ
ン），ＳｉＧｅ（シリコンゲルマニウム）あるいはダイ
ヤモンドなどの基板を用いることができる。この場合に
おいて、ＳｉＣ基板などを用いる場合には、基板自体が
非常に高価なものであるので、剥離後に研磨して再生し
することにより、資源の有効活用およびコストダウンの
効果が大きくなる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＳＯＩ基板の模
式的な縦断側面図

【図２】ＳＯＩ基板の上面を模式的に示す図

【図３】工程概略図

【図４】ＳＯＩ基板の各製造工程における模式的な縦断
側面図（その１）

【図５】ＳＯＩ基板の各製造工程における模式的な縦断
側面図（その２）

【図６】本発明の第２の実施形態を示す図１相当図

【図７】図４相当図（その１）

【図８】図７相当図（その２）

【図９】図７相当図（その３）

【図１０】本発明の第３の実施形態を示す図１相当図

【図１１】本発明の第４の実施形態を示す図１相当図

【図１２】従来例を示すＳＯＩ基板の各製造工程におけ
る模式的な縦断側面図

【符号の説明】

１１，２０，２０ａ，２３はＳＯＩ基板（半導体基
板）、１２はシリコンベース基板（支持基板）、１３，
１３ａ，１３ｂは酸化膜（絶縁膜）、１４，１４ａは単
結晶シリコン膜（半導体層）、１４ｂは多結晶シリコン
膜（半導体層）、１５，２１，２３，２４はパターン構
造、１５ａ，２１ａ，２３ａ，２４ａはパターン部、１
５ｂ，２１ｂ，２３ｂ，２４ｂはダミーパターン部、１
６は配線パターン、１６ａはコンタクト部、１７は単結
晶シリコン基板（半導体層用基板）、１８はフォトレジ
スト、１９はイオン注入層である。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 支持基板（１２）上に絶縁された状態で
   パターン構造（１５，２１，２３，２４）を有した素子
   形成用の半導体層（１４，１４ａ，１４ｂ）を設けてな
   る半導体基板（１１，２０，２２）の製造方法におい
   て、 前記半導体層（１４，１４ａ，１４ｂ）を形成するため
   の半導体層用基板（１７）に前記パターン構造（１５，
   ２１，２３，２４）を形成するパターン構造形成工程
   （Ｐ１）と、 前記パターン構造（１５，２１，２３，２４）が形成さ
   れた前記半導体層用基板（１７）にそのパターン構造
   （１５，２１，２３，２４）側から所定のイオンを注入
   してイオン注入層（１９）を形成するイオン注入工程
   （Ｐ２）と、 前記半導体層用基板（１７）に前記支持基板（１２）を
   貼り合わせる貼り合わせ工程（Ｐ３）と、 貼り合わせた前記半導体層用基板（１７）および前記支
   持基板（１２）を熱処理して前記イオン注入層（１９）
   部分で剥離する剥離工程（Ｐ４）と、 前記支持基板（１２）の剥離面を研磨する剥離面研磨工
   程（Ｐ５）とを含んでなり、 前記パターン構造形成工程（Ｐ１）では、形成すべき前
   記パターン構造（１５，２１，２３，２４）のパターン
   部（１５ａ，２１ａ，２３ａ，２４ａ）の配置状態に起
   因して前記イオン注入層（１９）が段差をもつ状態とな
   る領域に対応して、そのパターン部（１５ａ，２１ａ，
   ２３ａ，２４ａ）と同様の構成のダミーパターン部（１
   ５ｂ，２１ｂ，２３ｂ，２４ｂ）を設けることにより前
   記イオン注入層（１９）が略同一面内に形成されるよう
   にしたことを特徴とする半導体基板の製造方法。
2. 【請求項２】 請求項１記載の半導体基板の製造方法に
   おいて、 前記パターン構造（１５）が１層の半導体層（１４）に
   より形成されるものである場合に、そのパターン部（１
   ５ａ）と同様の半導体層（１４）により構成されるダミ
   ーパターン部（１５ｂ）を設ける構成とすることを特徴
   とする半導体基板の製造方法。
3. 【請求項３】 請求項１記載の半導体基板の製造方法に
   おいて、 前記パターン構造（２１，２３，２４）が複数層の半導
   体層（１４ａ，１４ｂ）により形成されると共にそれら
   の半導体層（１４ａ，１４ｂ）の少なくとも１つにパタ
   ーン部（２１ａ，２３ａ，２４ａ）が設けられる構成の
   場合に、そのパターン部（２１ａ，２３ａ，２４ａ）に
   対応してダミーパターン部（２１ｂ，２３ｂ，２４ｂ）
   を設ける構成とすることを特徴とする半導体基板の製造
   方法。
4. 【請求項４】 請求項３記載の半導体基板の製造方法に
   おいて、 前記複数層の半導体層（１４ａ，１４ｂ）のすべてにパ
   ターン部（２１ａ，２３ａ，２４ａ）が設けられる場合
   に、それら各パターン部（２１ａ，２３ａ，２４ａ）に
   対応して前記ダミーパターン部（２１ｂ，２３ｂ，２４
   ｂ）を設ける構成とすることを特徴とする半導体基板の
   製造方法。
5. 【請求項５】 請求項３または４に記載の半導体基板の
   製造方法において、 前記パターン構造（２１）を構成するパターン部（２１
   ａ）およびダミーパターン部（２１ｂ）は上下に位置す
   る各半導体層（１４ａ，１４ｂ）で同様の形状に設けら
   れることを特徴とする半導体基板の製造方法。
6. 【請求項６】 請求項３または４に記載の半導体基板の
   製造方法において、 前記パターン構造（２３，２４）を構成するパターン部
   （２３ａ，２４ａ）およびダミーパターン部（２３ｂ，
   ２４ｂ）は上下に位置する各半導体層（１４ａ，１４
   ｂ）で異なる形状に設けられることを特徴とする半導体
   基板の製造方法。
7. 【請求項７】 請求項１ないし６のいずれかに記載の半
   導体基板の製造方法において、 前記パターン構造形成工程（Ｐ１）は、前記パターン構
   造（１５，２１，２３，２４）がパターン部（１５ａ，
   ２１ａ，２３ａ，２４ａ）の配置により段差を生ずる構
   成である場合に、前記ダミーパターン部（１５ｂ，２１
   ｂ，２３ｂ，２４ｂ）を絶縁膜（１３）を介した状態で
   前記段差を解消するように形成することを特徴とする半
   導体基板の製造方法。