JPH0613593A - 半導体基板 - Google Patents
半導体基板Info
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- JPH0613593A JPH0613593A JP16755592A JP16755592A JPH0613593A JP H0613593 A JPH0613593 A JP H0613593A JP 16755592 A JP16755592 A JP 16755592A JP 16755592 A JP16755592 A JP 16755592A JP H0613593 A JPH0613593 A JP H0613593A
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- silicon oxide
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Abstract
(57)【要約】
【目的】 基板貼り合わせ法にるＳＯＩ基板において、
熱膨張率の異なる絶縁膜を多層に組合わせることで、基
板の反りを低減させる。 【構成】 シリコン基板７を熱酸化することで、シリコ
ン酸化膜２を形成した後に、ＣＶＤ法によりシリコン窒
化膜６を堆積させる。次にこの２層絶縁膜の付いたシリ
コン基板７と、支持基板１を貼り付け面４で貼り合わせ
る。この後シリコン基板７を研磨して、所望の厚さの素
子形成層３を残して完成する。シリコン酸化膜２は圧縮
応力が働くために、これ一層では基板が凸型に反ってし
まうが、シリコン窒化膜６は引張り応力が働くために、
この２層を組合わせることで、基板の反りを低減させる
ことが可能となる。
熱膨張率の異なる絶縁膜を多層に組合わせることで、基
板の反りを低減させる。 【構成】 シリコン基板７を熱酸化することで、シリコ
ン酸化膜２を形成した後に、ＣＶＤ法によりシリコン窒
化膜６を堆積させる。次にこの２層絶縁膜の付いたシリ
コン基板７と、支持基板１を貼り付け面４で貼り合わせ
る。この後シリコン基板７を研磨して、所望の厚さの素
子形成層３を残して完成する。シリコン酸化膜２は圧縮
応力が働くために、これ一層では基板が凸型に反ってし
まうが、シリコン窒化膜６は引張り応力が働くために、
この２層を組合わせることで、基板の反りを低減させる
ことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に関し、特
に、基板貼り合わせによるＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造を持った半導体基板に関
する。
に、基板貼り合わせによるＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造を持った半導体基板に関
する。
【０００２】
【従来の技術】従来より、ＳＯＩ構造形成のために、様
々な方法が試みられている。主なものとしては、絶縁物
上へ直接単結晶シリコンをエピタキシャル成長させる方
法や、絶縁物上へ非晶質シリコンを堆積させた後に、熱
処理によって単結晶化させる方法などが知られている。
々な方法が試みられている。主なものとしては、絶縁物
上へ直接単結晶シリコンをエピタキシャル成長させる方
法や、絶縁物上へ非晶質シリコンを堆積させた後に、熱
処理によって単結晶化させる方法などが知られている。
【０００３】更に近年さかんに行われるようになった方
法としては、シリコン基板に酸素をイオン注入して、熱
処理によりＳｉＯ2 層を埋め込むＳＩＭＯＸ（Ｓｅｐａ
ｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅ
ｎ）法や、ＳｉＯ2 付Ｓｉ基板同士の貼り付けによる貼
り合わせ法（この貼り合わせ法の技術は、例えば、１９
９１．Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈ
ｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａ
ｌ Ｐａｐｅｒｓ “Ｆｕｌｌｙ ＳｉＯ2 ｉｓｏｌａ
ｔｅｄ ｈｉｇｈ ｓｐｅｅｄ ｓｅｌｆ−ａｌｉｇｎ
ｅｄ Ｂｉｐｏｌａｒ Ｔｒ． ｏｎ ｔｈｉｎ ＳＯ
Ｌ”ｐ．ｐ．５１、５２に記載されている）などが提案
されている。
法としては、シリコン基板に酸素をイオン注入して、熱
処理によりＳｉＯ2 層を埋め込むＳＩＭＯＸ（Ｓｅｐａ
ｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅ
ｎ）法や、ＳｉＯ2 付Ｓｉ基板同士の貼り付けによる貼
り合わせ法（この貼り合わせ法の技術は、例えば、１９
９１．Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈ
ｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａ
ｌ Ｐａｐｅｒｓ “Ｆｕｌｌｙ ＳｉＯ2 ｉｓｏｌａ
ｔｅｄ ｈｉｇｈ ｓｐｅｅｄ ｓｅｌｆ−ａｌｉｇｎ
ｅｄ Ｂｉｐｏｌａｒ Ｔｒ． ｏｎ ｔｈｉｎ ＳＯ
Ｌ”ｐ．ｐ．５１、５２に記載されている）などが提案
されている。
【０００４】これら種々の方法のうち、現在のシリコン
集積回路プロセスに整合し、しかも結晶性や酸化膜（絶
縁膜）層の膜厚、膜質などを考慮した場合には、Ｓｉ基
板貼り合わせ法は非常に有望と言える。特に最近は、ウ
ェハの研磨技術が進歩してきているために、絶縁膜上の
単結晶シリコン層の膜厚制御性が向上してきていること
から、今後更に需要が増すと考えられる。
集積回路プロセスに整合し、しかも結晶性や酸化膜（絶
縁膜）層の膜厚、膜質などを考慮した場合には、Ｓｉ基
板貼り合わせ法は非常に有望と言える。特に最近は、ウ
ェハの研磨技術が進歩してきているために、絶縁膜上の
単結晶シリコン層の膜厚制御性が向上してきていること
から、今後更に需要が増すと考えられる。
【０００５】図４は貼り合わせ法によるＳＯＩ基板の一
例を示したものである。貼り合わせ法の場合、一般に貼
り付け面が鏡面状態であれば、Ｓｉ同士、ＳｉＯ2 同
士、ＳｉとＳｉＯ2 など、どのような場合でも貼り付け
可能である。図１は、Ｓｉ面とＳｉＯ2 面を貼り付けた
場合である。
例を示したものである。貼り合わせ法の場合、一般に貼
り付け面が鏡面状態であれば、Ｓｉ同士、ＳｉＯ2 同
士、ＳｉとＳｉＯ2 など、どのような場合でも貼り付け
可能である。図１は、Ｓｉ面とＳｉＯ2 面を貼り付けた
場合である。
【０００６】工程としては、まずＳｉ基板を熱酸化し
て、シリコン酸化膜１２を形成する。このときのＳｉ基
板は後工程で素子形成層１３が形成される基板である。
この後、支持基板１１となるＳｉ基板とシリコン酸化膜
１２面とを貼り付ける。次に、熱酸化を行ったＳｉ基板
を研磨して、素子形成層１３を残す。貼り付け面１４を
支持基板側にしている理由は、素子形成層側の汚染を避
けるためである。
て、シリコン酸化膜１２を形成する。このときのＳｉ基
板は後工程で素子形成層１３が形成される基板である。
この後、支持基板１１となるＳｉ基板とシリコン酸化膜
１２面とを貼り付ける。次に、熱酸化を行ったＳｉ基板
を研磨して、素子形成層１３を残す。貼り付け面１４を
支持基板側にしている理由は、素子形成層側の汚染を避
けるためである。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べた貼り合わせ法による従来例では、まず、Ｓｉ基板を
熱酸化することで基板に反りが生じる。また貼り付け時
に高温の熱処理を行うために、この時点で基坂内に応力
が生じてしまう。この応力は、素子形成層側を研磨して
いくことで、基板の反りとなって現れ、最終的には凸状
の反りとなる。この反り量は、シリコン酸化膜が厚いほ
ど大きくなり、膜厚１．０μｍのシリコン酸化膜を形成
した場合には、５″φウェハで３０μｍ以上の反りが生
じる。このような基板の反りは、後のシリコン集積回路
プロセスの精度を低下させるという課題を惹起する。
べた貼り合わせ法による従来例では、まず、Ｓｉ基板を
熱酸化することで基板に反りが生じる。また貼り付け時
に高温の熱処理を行うために、この時点で基坂内に応力
が生じてしまう。この応力は、素子形成層側を研磨して
いくことで、基板の反りとなって現れ、最終的には凸状
の反りとなる。この反り量は、シリコン酸化膜が厚いほ
ど大きくなり、膜厚１．０μｍのシリコン酸化膜を形成
した場合には、５″φウェハで３０μｍ以上の反りが生
じる。このような基板の反りは、後のシリコン集積回路
プロセスの精度を低下させるという課題を惹起する。
【０００８】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
基板を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
基板を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体基板は、単結晶シリコン基体状
に絶縁膜が形成され、この絶縁膜上に単結晶シリコン層
を有する半導体基板において、前記絶縁膜を、熱膨張率
の異なる複数の絶縁膜から構成している。
に、本発明に係る半導体基板は、単結晶シリコン基体状
に絶縁膜が形成され、この絶縁膜上に単結晶シリコン層
を有する半導体基板において、前記絶縁膜を、熱膨張率
の異なる複数の絶縁膜から構成している。
【００１０】
【作用】本発明のように、熱膨張率の異なる複数の層か
ら成る絶縁膜を持つＳＯＩ基板では、単層の絶縁膜のも
つ応力を相互に打ち消し合って、ＳＯＩ基板の反りを低
減させる作用を持つ。
ら成る絶縁膜を持つＳＯＩ基板では、単層の絶縁膜のも
つ応力を相互に打ち消し合って、ＳＯＩ基板の反りを低
減させる作用を持つ。
【００１１】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１２】図１（ａ）、（ｂ）は本発明による第１の
実施例を説明するために工程順に示した断面図である。
実施例を説明するために工程順に示した断面図である。
【００１３】図１（ａ）、（ｂ）を参照するに、まず図
１（ａ）に示すように、シリコン基板７を熱酸化するこ
とでシリコン酸化膜２を形成した後に、ＣＶＤ法により
シリコン窒化膜６を推積させる。次にこの２層絶縁膜の
付いたシリコン基板７と、シリコン基板である支持基板
１を図１（ｂ）に示す貼り付け面４で貼り合わせる。
１（ａ）に示すように、シリコン基板７を熱酸化するこ
とでシリコン酸化膜２を形成した後に、ＣＶＤ法により
シリコン窒化膜６を推積させる。次にこの２層絶縁膜の
付いたシリコン基板７と、シリコン基板である支持基板
１を図１（ｂ）に示す貼り付け面４で貼り合わせる。
【００１４】この貼り合わせの方法は、一般的に、貼り
合わせ面が鏡面研磨された平坦な面であれば、原子間力
によって貼り付いてしまうが、化学的に接着させるため
に、この後に、１１００℃程度の熱処理を行うのが普通
である。この後、シリコン基板７を研磨していき、所望
の厚さの素子形成層３を残して完成する。
合わせ面が鏡面研磨された平坦な面であれば、原子間力
によって貼り付いてしまうが、化学的に接着させるため
に、この後に、１１００℃程度の熱処理を行うのが普通
である。この後、シリコン基板７を研磨していき、所望
の厚さの素子形成層３を残して完成する。
【００１５】本第１の実施例の特徴は、シリコン基板表
面のシリコン窒化膜６には引張り応力が働くということ
であり、これは、シリコン酸化膜６の圧縮応力を打ち消
す方向に働くので、基板が凸型に反るのを防止する効果
があるということである。
面のシリコン窒化膜６には引張り応力が働くということ
であり、これは、シリコン酸化膜６の圧縮応力を打ち消
す方向に働くので、基板が凸型に反るのを防止する効果
があるということである。
【００１６】図２（ａ）、（ｂ）は本発明による第２の
実施例を説明するための工程順に示した断面図である。
実施例を説明するための工程順に示した断面図である。
【００１７】図２（ａ）、（ｂ）を参照するに、まず図
１（ａ）に示すように、シリコン基板７を熱酸化するこ
とでシリコン酸化膜２を形成した後に、ＣＶＤ法によっ
てＰＳＧ膜（りんガラス膜）８を堆積させる。続いて、
同じくＣＶＤ法によってシリコン窒化膜６を堆積させ
る。次にこの３層絶縁膜の付いたシリコン基板７とシリ
コン基板である支持基板１を図２（ｂ）に示す貼り付け
面で貼り合わせる。
１（ａ）に示すように、シリコン基板７を熱酸化するこ
とでシリコン酸化膜２を形成した後に、ＣＶＤ法によっ
てＰＳＧ膜（りんガラス膜）８を堆積させる。続いて、
同じくＣＶＤ法によってシリコン窒化膜６を堆積させ
る。次にこの３層絶縁膜の付いたシリコン基板７とシリ
コン基板である支持基板１を図２（ｂ）に示す貼り付け
面で貼り合わせる。
【００１８】貼り合わせ法については、前記第１の実施
例と同じである。この後第１の実施例と同様に、シリコ
ン基板７を研磨していき、所望の厚さの素子形成層３を
残して完成する。
例と同じである。この後第１の実施例と同様に、シリコ
ン基板７を研磨していき、所望の厚さの素子形成層３を
残して完成する。
【００１９】本第２の実施例の特徴は、シリコン酸化膜
２とシリコン窒化膜６の間のＰＳＧ膜８が不純物に対す
るバッシベーション効果を持つとともにシリコン窒化膜
と同様に、引張り応力を持つということである。
２とシリコン窒化膜６の間のＰＳＧ膜８が不純物に対す
るバッシベーション効果を持つとともにシリコン窒化膜
と同様に、引張り応力を持つということである。
【００２０】以上のように、応力方向の異なる膜を多層
化することで、各膜の応力を打ち消しあい、基板の反り
を小さくすることが可能である。ただし、各膜の膜厚を
適当な値にしないと、かえって基板の反りを大きくする
こともありうる。
化することで、各膜の応力を打ち消しあい、基板の反り
を小さくすることが可能である。ただし、各膜の膜厚を
適当な値にしないと、かえって基板の反りを大きくする
こともありうる。
【００２１】そこで、各膜の応力について考えてみる
と、まず熱酸化膜は、一般に約３×１０19ｄｙｎ／ｃｍ
2 程度の圧縮応力、またシリコン窒化膜は約１×１０20
ｄｙｎ／ｃｍ2 程度の引張り応力、ＣＶＤ ＰＳＧ膜は
一般に約１×１０19ｄｙｎ／ｃｍ2 の引張り応力を持
つ。
と、まず熱酸化膜は、一般に約３×１０19ｄｙｎ／ｃｍ
2 程度の圧縮応力、またシリコン窒化膜は約１×１０20
ｄｙｎ／ｃｍ2 程度の引張り応力、ＣＶＤ ＰＳＧ膜は
一般に約１×１０19ｄｙｎ／ｃｍ2 の引張り応力を持
つ。
【００２２】これらの値は膜成長条件で異なるが一般的
な目やすとして、上記値を考えた場合には、第１の実施
例のシリコン酸化膜厚を１．０μとした場合、シリコン
窒化膜厚を約０．３μとすることで、応力を打ち消すこ
とが可能である。第２の実施例におけるＰＳＧ膜の応力
はシリコン窒化膜の応力の１／１０と小さいので、シリ
コン窒化膜と同程度の厚さにしたとしても効果は変わら
ない。
な目やすとして、上記値を考えた場合には、第１の実施
例のシリコン酸化膜厚を１．０μとした場合、シリコン
窒化膜厚を約０．３μとすることで、応力を打ち消すこ
とが可能である。第２の実施例におけるＰＳＧ膜の応力
はシリコン窒化膜の応力の１／１０と小さいので、シリ
コン窒化膜と同程度の厚さにしたとしても効果は変わら
ない。
【００２３】貼り合わせ法による５″φＳＯＩ基板の反
り量はシリコン酸化膜単層では、膜厚０．５μで１５μ
ｍ以上膜厚１．０μでは３０μｍ程度の反りを生じる
が、本実施例のような絶縁膜多層構造とすることで、図
３に示すように、反りを低減させることができる。
り量はシリコン酸化膜単層では、膜厚０．５μで１５μ
ｍ以上膜厚１．０μでは３０μｍ程度の反りを生じる
が、本実施例のような絶縁膜多層構造とすることで、図
３に示すように、反りを低減させることができる。
【００２４】たとえば、シリコン酸化膜１．０μ、シリ
コン窒化膜０．１μの組合せでは、反りは約２０μとま
る。更に、両者の応力を考慮してシリコン酸化膜１．０
μ、シリコン窒化膜０．３μにすると、反りは約１５μ
となり、ほぼ通常のシリコン基板と同等の値にまで低減
させることが可能となる。
コン窒化膜０．１μの組合せでは、反りは約２０μとま
る。更に、両者の応力を考慮してシリコン酸化膜１．０
μ、シリコン窒化膜０．３μにすると、反りは約１５μ
となり、ほぼ通常のシリコン基板と同等の値にまで低減
させることが可能となる。
【００２５】本発明の更に他の実施例として、本発明の
特徴である多層絶縁膜は、シリコン窒化膜がシリコン酸
化膜で挟まれた構造でもよいし、またシリコン酸化膜と
りんガラス膜から成る構造でもよい。
特徴である多層絶縁膜は、シリコン窒化膜がシリコン酸
化膜で挟まれた構造でもよいし、またシリコン酸化膜と
りんガラス膜から成る構造でもよい。
【００２６】
【発明の効果】以上説明したように、本発明によれば貼
り合わせ法によるＳＯＩ基板において、熱膨張率の異な
る絶縁膜を多層に組み合わせることで、各絶縁膜の応力
を打ち消し合って最終的なＳＯＩ基板の反りを小さくす
ることができる。
り合わせ法によるＳＯＩ基板において、熱膨張率の異な
る絶縁膜を多層に組み合わせることで、各絶縁膜の応力
を打ち消し合って最終的なＳＯＩ基板の反りを小さくす
ることができる。
【図１】（ａ）、（ｂ）は、本発明による第１の実施例
について工程順に示した断面図である。
について工程順に示した断面図である。
【図２】（ａ）、（ｂ）は、本発明による第２の実施例
について工程順に示した断面図である。
について工程順に示した断面図である。
【図３】本発明による基板反り量の低減を示すグラフで
ある。
ある。
【図４】従来構造の断面図である。
１…支持基板（シリコン基板） ２…シリコン酸化膜 ３…素子形成層 ４…貼り付け面 ５…研磨面 ６…シリコン窒化膜 ７…シリコン基板 ８…ＰＳＧ膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/00 ３０１ Ｗ 8418−4Ｍ 29/784
Claims (3)
- 【請求項１】 単結晶シリコン基体上に絶縁膜が形成さ
れ、この絶縁膜上に単結晶シリコン層を有する半導体基
板において、前記絶縁膜が熱膨張率の異なる複数の絶縁
層からなることを特徴とする半導体基板。 - 【請求項２】 前記絶縁膜は、シリコン酸化膜とシリコ
ン窒化膜から成る多層膜であることを更に特徴とする請
求項１に記載の半導体基板。 - 【請求項３】 前記絶縁膜は、シリコン酸化膜、りんガ
ラス膜、そしてシリコン窒化膜から成る多層膜であるこ
とを更に特徴とする請求項１に記載の半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167555A JP3048754B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167555A JP3048754B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613593A true JPH0613593A (ja) | 1994-01-21 |
| JP3048754B2 JP3048754B2 (ja) | 2000-06-05 |
Family
ID=15851899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167555A Expired - Fee Related JP3048754B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048754B2 (ja) |
Cited By (9)
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| FR2789518A1 (fr) * | 1999-02-10 | 2000-08-11 | Commissariat Energie Atomique | Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure |
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| CN108376652A (zh) * | 2018-03-05 | 2018-08-07 | 长江存储科技有限责任公司 | 晶圆键合方法、晶圆键合结构及调整晶圆变形量的方法 |
| KR20180132008A (ko) * | 2018-11-29 | 2018-12-11 | 삼성디스플레이 주식회사 | 플렉서블 디스플레이 및 이의 제조 방법 |
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-
1992
- 1992-06-25 JP JP4167555A patent/JP3048754B2/ja not_active Expired - Fee Related
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| KR20200102395A (ko) * | 2020-08-19 | 2020-08-31 | 삼성디스플레이 주식회사 | 플렉서블 디스플레이 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3048754B2 (ja) | 2000-06-05 |
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