JP4889154B2 - 多層構造体の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000010410 layer Substances 0.000 claims description 282
- 239000010703 silicon Substances 0.000 claims description 63
- 229910052710 silicon Inorganic materials 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 238000010438 heat treatment Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 32
- 238000000926 separation method Methods 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000002347 injection Methods 0.000 claims description 20
- 239000007924 injection Substances 0.000 claims description 20
- 238000005304 joining Methods 0.000 claims description 17
- 238000000407 epitaxy Methods 0.000 claims description 8
- 239000002887 superconductor Substances 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000007740 vapor deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- 229910003460 diamond Inorganic materials 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000004377 microelectronic Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010301 surface-oxidation reaction Methods 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 238000005219 brazing Methods 0.000 claims description 2
- 229910010293 ceramic material Inorganic materials 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- 239000010453 quartz Substances 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 229910013641 LiNbO 3 Inorganic materials 0.000 claims 1
- -1 LiTaO 3 ) Inorganic materials 0.000 claims 1
- 239000000853 adhesive Substances 0.000 claims 1
- 230000001070 adhesive effect Effects 0.000 claims 1
- 239000011229 interlayer Substances 0.000 claims 1
- 238000004544 sputter deposition Methods 0.000 claims 1
- 238000003466 welding Methods 0.000 claims 1
- 230000035882 stress Effects 0.000 description 160
- 239000010408 film Substances 0.000 description 56
- 235000012431 wafers Nutrition 0.000 description 33
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- 238000002513 implantation Methods 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 239000002344 surface layer Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 13
- 238000007667 floating Methods 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 9
- 239000001257 hydrogen Substances 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 238000011282 treatment Methods 0.000 description 6
- 229910052756 noble gas Inorganic materials 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000003750 conditioning effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 150000002835 noble gases Chemical class 0.000 description 2
- 238000002203 pretreatment Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910003327 LiNbO3 Inorganic materials 0.000 description 1
- 229910012463 LiTaO3 Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000004630 atomic force microscopy Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004581 coalescence Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000004320 controlled atmosphere Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 229910052805 deuterium Inorganic materials 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000005660 hydrophilic surface Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- B81C1/0065—Mechanical properties
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- H01L21/185—Joining of semiconductor bodies for junction formation
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B81C2201/00—Manufacture or treatment of microstructural devices or systems
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Description
【発明の属する技術分野】
本発明は、内部応力制御を特徴とする、特に接合または接着、特にウェーハ接合(分子間接合)により得られる多層構造体の製造方法に関する。
【0002】
応力制御のなされた多層構造体とは、一つの構造体が、主要層と呼ばれる少なくとも2つの支持体を含み、これらの支持体の間に引っ張り応力または圧縮応力を有する構造体を意味する。これらの応力は、構造体の使用目的に応じて決定かつ制御される。
【0003】
本発明は、マイクロエレクトロニクスの分野で基板または補強材として適用され、またマイクロメカニカル分野では、たとえばダイヤフラムセンサの製造のために適用される。
【0004】
【従来の技術】
ウェーハの貼りあわせ(wafer bonding)技術により組み立てられる多層構造体の中では、たとえば、SOI構造体(絶縁体上のシリコン/silicon on insulator)を挙げることができる。一般に、SOI多層構造体は、支持体の役割をする厚いシリコン層と、酸化シリコンからなる絶縁層と、シリコンの表面薄膜とを含み、その厚みは、数十ナノメートル〜数十マイクロメートルである。
【0005】
SOI構造体の製造では、一般に、少なくとも一方が酸化シリコン表面層で被覆された2枚のシリコンウェーハを、ウェーハ接合(分子間接合)により接触させる。
【0006】
接触後、ウェーハは、一般に調節雰囲気下で熱処理を受ける。熱処理の目的は、内部接触を改良し、その結果としてウェーハの接合を改良することにある。
【0007】
存在する材料、特に酸化シリコンと接触するシリコンが、熱処理時に互いに応力を課すことがある。応力は、特に、接触する材料の熱膨張係数の差Δl/lに関連する。こうした接触面の材料の熱膨張率の差はまた、密接に結合される構造体の冷却時にさまざまな応力の原因になる。
【0008】
一般に、シリコンウェーハ上のSiO2膜は、特定の温度で製造される場合、冷却時にウェーハに変形を生じることがある。熱による相対的な変形Δl/lは、シリコンに対して約2.6・10−6/Kであり、シリコンの熱酸化により構成されるSiO2の酸化物に対しては約5.10−7/Kである。
【0009】
シリコンウェーハの片面に酸化膜が形成されると、ウェーハの中心にある撓みの測定により、応力による変形を量子化することができる。熱膨張係数の差のために、温度が下がると、シリコンウェーハ上で酸化膜の収縮が生じる。この収縮は、ウェーハの盛り上がりとなって現れる。この盛り上がりは、酸化膜が厚ければ厚いほど顕著であり、表面形状の変形を招くことがある。
【0010】
添付図1〜4は、ウェーハの貼りあわせによる従来の方法で構成されたSOI構造体に発生する応力を示す。
【0011】
図1は、薄い熱酸化物層20aを表面に有するシリコンウェーハとして、第一の主要層(支持体10a)を示している。
【0012】
シリコンからなる第1の支持体10aと、表面酸化物層20aとから形成されるアセンブリがアーチ型になっていることが分かる。酸化物層20aの表面は盛り上がっている。
【0013】
参照符号10bは、第2の支持体を形成するシリコンウェーハを示しており、この層の平行な面は平らである。図示された例では、主要層10a、10bは、最初に同程度の厚みを有する。
【0014】
図2は、第1および第2の支持体10a、10bの接合によって得られる構造体を示す。これらの層は、酸化物層20aにより結合されている。アセンブリは、上記と同様に、表面酸化物層20aへの第2のシリコン支持体10bの貼りあわせ接合を含む。こうした接合は、熱処理により強化される。
【0015】
接合後に得られる構造体は、殆ど変形していないことが分かる。実際、シリコンの厚みが同程度である場合、各支持体上で酸化物の層が発生する応力は、補正し合う傾向がある。
【0016】
SOIタイプ構造体の表面シリコン膜は、一般に、たとえば部品要素の電気的絶縁への要求に厚みを適合させた薄膜である。この構造体の剛性は、厚いシリコン層によって確保される。
【0017】
かくして、図2の構造体から典型的なSOI構造体を得るには、シリコン支持体の一つを薄型化しなければならない。薄型化は、さまざまなBSOI(シリコンはめ込み絶縁体「Bonded Silicon On Insulator」)法、BESOI(エッチング停止層を備えたBSOI「Bonded with Etch stop layer Silicon On Insulator」)法で知られている薄型化技術によって行うことができる。この点に関して、資料(7)を引用することができる(本明細書の末尾参照)。
【0018】
シリコン支持体の一つが薄型化されると、酸化シリコン層との境界で発生する応力がもはや補正されなくなる。
【0019】
図3、4は、支持体10b、10aの薄型化によってそれぞれ得られる構造体を示す。これらの構造体は、撓みを有し、シリコン薄膜の面は、それぞれの場合に盛り上がっている。
【0020】
支持体の厚みのみならず、埋め込まれた酸化シリコン層の厚み、すなわち支持体と薄い表面層との間でサンドイッチ状になった酸化物の層が、最終的に得られる構造体の撓みをコントロールするパラメータの一部をなす。
【0021】
たとえば、マイクロメートル単位の厚みで埋め込まれる熱酸化物の膜20aに対して、得られる撓みの値は、シリコン表面薄膜10aの厚みが25μm、シリコン支持体の厚みが約500μmであるとき、50μmより大きいことがある。シリコン表面膜の厚みが50μm以上に増えた場合、撓みは約25μmに減少する。これは、酸化物の膜の厚みよりもシリコン膜の厚みが大きいことを示している。
【0022】
構造体の変形を少なくするために検討できる措置は、構造体の厚い支持体の背面と呼ばれる自由面に第二の酸化物膜を設けることにある。この措置により、実際に、接触前にウェーハの変形を減らすことができる。しかしながら、幾つかの用途では、背面の酸化物膜を除去することが必要である。ところで、薄型化の後に、酸化物の膜が背面から除去されると、変形が再び現れ、主に酸化物の膜の厚みに関連して最終的にSOI構造体が変形することが分かっている。
【0023】
この点に関して、本明細書の末尾に明記した資料(1)を参照することができる。
【0024】
図5に示された別の実施形態によれば、それぞれが酸化物の膜20a、20bを表面に備えた2個のシリコンの支持体10a、10bを接触させることにより、応力の影響を減らすように試みることができる。酸化物の膜の厚みは、同程度の厚みである。しかしながら、支持体の一つを薄型化するときに構造体に変形が現れることが認められる。さらに、図5に示すように、2個の支持体の最初の撓みが、酸化物の表面層の表面接触をますます難しいものにしている。これは、適切でない接触ゾーンで局部的に発生し、従って、最終構造体に空洞あるいは欠陥が生じることがある。
【0025】
シリコン層と酸化シリコン層とを結合する構造体に対する上記の変形現象は、非常に多くの材料の組み合わせに対してみられる。しかしながら、発生する変形は、接触する材料、また特に、発生する引っ張り応力または圧縮応力のタイプに応じて変わってくる。
【0026】
たとえば、図6が示すように、窒化シリコン膜30をシリコンウェーハ10に配置した場合、この蒸着は、実施条件に応じて冷却後に、同じく変形をもたらす様々な応力を発生することがある。
【0027】
窒化シリコンとシリコンとの間の応力は、材料に本質的な原因があるが、熱膨張率の差に関連する熱による原因を同様に有する。たとえば、化学気相成長法(CVD)により得られる窒化シリコン膜の熱膨張率は、約4.2・10−6/Kであるが、この熱膨張率は、シリコンに対しては2.6・10−6/Kである。窒化シリコンの蒸着は高温で行われるので、冷却時に強い応力が現れる。
【0028】
しかし、たとえば図6と図1を比較すると、窒化シリコン30の層の表面は、酸化シリコン層20aの凸面とは反対にへこんでいる。
【0029】
こうした曲率の差は、窒化シリコンと酸化シリコンが、シリコン主要支持体に構成される時に、ほぼ反対の応力を有することとなって現れる(引っ張り応力−圧縮応力)。
【0030】
図6に従って窒化シリコン膜でそれぞれ被覆された2個のシリコン支持体の結合は、窒化物の膜が向かい合うときに、同様に接着性または接触品質の問題を提起する。特に、窒化シリコン層の間の境界領域に気泡が形成され、最終構造体に局部的に欠陥を発生することがある。
【0031】
上記の問題の明確な説明については、本明細書の巻末に挙げた、様々な層の間の接触応力に関する資料(2)、(3)、(4)、(5)、(6)を参照されたい。
【0032】
特に資料(3)は、シリコンウェーハの表面に形成された酸化シリコン表面膜が発生する応力の影響を、第二の窒化シリコン膜によりこの表面膜を被覆することによって補正可能であることを示している。
【0033】
このようにしてほぼ平らな構造体を得ることができる。
【0034】
第二の膜(窒化物)の厚みは、平らな面を持つ構造体を最終的に得るために正確に制御しなければならない。
【0035】
層の間で発生する応力は、たとえば連続蒸着により製造される層の場合のように、単に接触材料に関連するだけではなく、層間のウェーハの貼りあわせの品質にも関連する。
【0036】
かくして、資料(3)に従って構造体が被る後処理、すなわち他の層とこのような構造体との結合は、応力の均衡を変化させるので、構造体の最終応力の制御が難しくなる。
【0037】
【発明が解決しようとする課題】
本発明の目的は、少なくとも一つの貼りあわせステップを含み、異なる材料の支持体を結合した後で構造体に現れる応力を正確に制御できる多層構造体の製造方法を提案することにある。
【0038】
特に、本発明の目的は、平ら、または所定の撓みを有する最終構造体を得るために、応力を変化させて調整可能な、上記方法を提案することにある。
【0039】
本発明の目的は、応力を制御した構造体を得るために、貼りあわせを使用することによって少なくとも一つの結晶層(支持体)を変位可能にすることにある。
【0040】
本発明の目的はまた、異なる材料の層の間の境界領域で接触欠陥のない構造体を実現可能な、上記の方法を提案することにある。
【0041】
本発明の目的はさらに、この構造体の製造の前処理または後処理を考慮に入れることができ、たとえば分離を得るための注入処理といった工業利用の要求に適合する方法を提案することにある。
【0042】
【課題を解決するための手段】
これらの目的に到達するために、より詳しくは、本発明は、少なくとも2つの応力調整層の積層により互いに結合され、所定の構造体応力を有し、主要層(支持体)と呼ばれる少なくとも一つの第1および第2の支持体を含む、多層構造体の製造方法を目的とし、
第1および第2の支持体(110a、110b、210a、210b)の接合によって形成され、一部で前記第1および第2の支持体の一方が他方から解放され、マイクロエレクトロニクスまたはマイクロメカニクスデバイスに用いられる、多層構造体の製造方法であって、
a) 熱処理により第1の応力調整層(130、220)をもつ第1の支持体(130a、210a)を形成するとともに、第2の支持体(110b、210b)および熱処理により形成された第2の応力調整層(120、230)をもつ第2の支持体(110b、210b)の少なくとも一つを形成して、前記第1及び第2の応力調整層は、方法終了時に所望の構造体応力をもつような材質及び厚さをもつようにするステップと、
b) 2つの前記応力調整層を介して前記第1および第2の支持体の接合を行うステップと、
c) 前記ステップb)の後、前記所望の構造体応力をこの構造体で調整するのに十分な温度および時間で熱処理を実施するステップと、
c) 接合後、前記第1及び第2の支持体の少なくとも一つを薄型化する薄膜化ステップと、
接合に先立ち前記第1および第2の支持体の少なくとも一方にガス種を注入して形成された破砕領域に沿って肉薄化し、前記支持体の一部を破砕する分離ステップとを含む。
【0043】
たとえば、第1の調整層および第2の調整層は、第1の支持体および第2の支持体の上にそれぞれ別個にある場合(すなわち接合前)、反対方向の変形を引き起こすように選択される(製造タイプ、性質、厚み)。こうした変形は、必ずしも同程度に行われるわけではない。
【0044】
幾つかの実施形態では、少なくとも一つの調整層の上に中間層が配置され、所望の多層構造体を得られるようにしている。
【0045】
有利なことには、その後、ステップb)の後に、この構造体で前記所定の構造体応力を調整するのに十分な温度と時間による熱処理を実施することができる。
【0046】
好適な実施形態によれば、貼りあわせ接合は、ウェーハの貼りあわせ接合とすることができる。
【0047】
本発明は、また、蝋付け、融着、接着剤による接合、層間の相互拡散、または、これらの様々な技術の組み合わせの中から選択された接合を用いることができる。これらの技術では、接合が、いわゆる接合層によって行われる。接合層は、調整層の間か、あるいは一つの調整層と対応する支持体との間にある。
【0048】
構造体応力とは、各調整層の応力と、各支持体の応力と、結合の境界領域に関連する応力とから生ずる応力を意味する。
【0049】
構造体応力は、凸形または凹形の撓み、すなわち、得られた構造体の表面の平面特性を決定する。
【0050】
場合によってはステップb)の後に行われる熱処理により、接合品質を改善するだけではなく、特に、使用される熱の収支を調整することによって、層間の接触応力を変え、引っ張り応力と圧縮応力とのバランスを調整することができる。
【0051】
使用される熱の収支は、特にステップc)の前処理または後処理の熱収支(BUDGETS THERMIQUES)を考慮することによって調整可能である。かくして、この構造体で行われる他の熱処理は、所定の応力を得るのに有害ではない。
【0052】
熱処理における熱の収支はまた、層における応力を制御する他のパラメータに応じて調整される。
【0053】
これらのパラメータの中では、
−使用材料と、これらの材料が被る処理
−支持体の厚みと、それらの製造方法
−表面の粗さの状態と、接触層の形状
−表面の洗浄品質と、多少とも親水性の表面特性、を挙げることができる。
【0054】
熱収支の選択に対して上記のパラメータを考慮することにより、最終構造体の内部応力、従って、その変形を適合させることができる。特に、応力調整層における応力を、増加、減少あるいは逆転することさえ可能である。
【0055】
本発明の第一の実施形態によれば、ステップa)で、第2の支持体に第1の応力調整層を形成し、第2の支持体に第2の応力調整層を形成することができる。この場合、ステップb)で、調整層の間で接合を行う。
【0056】
応力調整層と支持体との間の接触応力は、符号が反対であるので、応力調整層の一方が凸面を有し、第2の応力調整層が凹面を有する。
【0057】
かくして、接合面は、ある程度までは形状が係合し、空洞等の接合欠陥あるいは不適切な接合ゾーンのない優れた品質の接触が得られる。
【0058】
実施形態の変形例によれば、2個の応力調整層は、第1の支持体に形成可能であり、接合は、第2の支持体と、第1の支持体に結合される表面応力調整層との間で行うことができる。
【0059】
本発明の別の特徴によれば、ステップb)の前に、ウェーハ接合(分子間接合)により結合される層の準備を行うことにより、これらの層の表面状態を調整して、層にたとえば親水性を与えることができる。
【0060】
表面状態の調整は、円滑化処理(化学的、機械化学的または熱的処理)か、または反対に、組み立てられる少なくとも一つの層の表面を粗くする操作からなる。
【0061】
接合面の粗さの程度を変化させることにより、層間の貼りあわせ(分子間接合)エネルギーを制御可能であり、従って、その結果として生じる応力をも制御可能である。
【0062】
実施形態の変形例によれば、この方法は、接合後一つの主要層(支持体)を薄型化するステップを含むことができる。
【0063】
少なくとも一つが絶縁体である応力調整層の上で、特にシリコンの薄層(支持体)の上に薄層を形成することは、たとえば、後でIC(たとえばSOI基板)を構成する場合に有利である。
【0064】
一つの支持体の薄型化は、機械的または機械化学的な研磨処理により行うことができる。
【0065】
薄型化は、また、破砕により行ってもよい。その場合、この方法は、破砕ゾーンを形成するための少なくとも一つの支持体、もしくは少なくとも一つの調整層への、少なくとも一つのガス種注入を含み、薄型化ステップは、たとえば熱およびまたは機械処理により破砕ゾーンに沿って注入される前記支持体の分離ステップを含む。構造体応力は、その場合、薄型化ステップにより変化する。さらに、この方法の途中応力は、有利には、所定の構造体の「中間」応力として用いられ、薄型化に寄与する。薄型化の後、すなわち一つの支持体の分離後に得られる最終構造体は、「最終的な」新しい所定の構造体応力を有する。幾つかの変形実施形態において、本発明による構造体は、幾つかを薄型化、さらには除去可能である一定数を含むことができる。これは、一定数の場合、そうした層の役割が、薄型化に寄与する中間応力を適合させる場合のみ適正化されるからである。中間応力を適合させることは、それ自体が一つの目標である。分離に寄与する中間応力の使用により、注入種(水素およびまたは希ガス)の分量、およびまたは熱収支、およびまたは、分離のために加えられる一つまたは複数の機械的な力がもたらす作業、といったものを減らすことができる。たとえば、中間応力により、支持体の熱膨張率が異なる構造体において非常に少ない熱収支で分離を得られる。中間応力の制御により、注入条件または分離条件を変えることによって、方法を著しく改善できる。
【0066】
ガス種注入による層における破砕ゾーンの構成は、それ自体既知の技術に従って行うことができる。
【0067】
たとえば、一つの技術は、微小空洞または微小気泡からなる脆弱ゾーンを形成可能なガス種注入を使用する。
【0068】
「微小空洞」または「微小気泡」とは、材料への水素およびまたは希ガスイオンの注入により発生するあらゆる空洞を意味する。空洞は、非常に平らな形状で、すなわち高さが低く、たとえば数個の原子間隔であっても、球形であっても、あるいはこの二つの形状とは異なる他のあらゆる形状であってもよい。これらの空洞は、自由気相およびまたは、空洞の壁をなす材料の原子に固定される注入イオンから出る気体原子を含むことができる。これらの空洞は、空であってもよい。
【0069】
空洞は、一般に、「platelets」、「microblisters」、または「bubbles」とも呼ばれる。
【0070】
ガス種とは、原子(たとえばH)、分子(たとえばH2)、イオン(H+、H2 +)、同位体(たとえばデューテリウム)、あるいは同位体イオンの形状をとる、たとえば水素または希ガス等の元素を意味する。
【0071】
さらに、イオン注入とは、イオン衝撃、拡散など、単独または組み合わせによるあらゆるタイプの上記の種の導入を意味する。
【0072】
破砕の熱処理は、注入中および、破砕前に行われるステップの間に、支持体に供給される熱に依存する熱収支で行われる。場合に応じて、この熱処理は、時間およびまたは温度においてゼロになることがある。しかも、こうした熱処理は、単独または組み合わせて及ぼされる機械的な応力、たとえば引っ張り応力、剪断応力、撓み応力など、及ぼされる他の応力に応じて調整可能である。
【0073】
熱処理は、固体材料のタイプとは無関係に、微小空洞の合体を招くので、微小空洞層の位置で構造体が脆弱化する。こうした脆弱化により、内部応力およびまたは微小空洞内の圧力によって材料を分離することができる。この分離は、自然に行われてもよいし、外部応力を加えて補助してもよい。
【0074】
機械的な力は、層の面に垂直に、およびまたは層の面に平行に加えることができる。この力は、一地点または一つのゾーンに確定しても、あるいは、対称もしくは非対称に様々な場所に加えてもよい。
【0075】
さらに、最終構造体応力を適合させたい場合、破砕の熱収支を考慮して、適合ステップの熱収支を設定する。最終構造体の応力調整ステップは、たとえば表面酸化およびまたは化学的エッチングおよびまたはプラズマエッチングおよびまたは研磨による薄型化ステップを同様に含むことができる。
【0076】
応力調整層を構成するために複数の実施形態を検討可能である。
【0077】
第一の実施形態によれば、少なくとも一つの応力調整層は、スパッタ、エピタキシ、化学蒸着、たとえば化学気相成長法、減圧気相成長法(LPCVD)、プラズマCVDの中から選択された方法の中から選択した方法に従った成膜によって形成することができる。
【0078】
変形実施形態によれば、応力調整層はまた、一つの主要層(支持体)の表面酸化によって得られる。
【0079】
特に、一つの主要層がシリコン層である場合、一つの調整層は、SiO2熱酸化物の層とすることができる。
【0080】
第三の実施形態によれば、少なくとも一つの応力調整層は、主要層(支持体)に種を注入することによって得られる。
【0081】
一つの主要層(支持体)への種の注入により、諸特性が変更されるゾーンをこの層の表面に形成することができる。
【0082】
特に、種の注入によって、応力を発生し、あるいは材料の密度を局部的に変えることができる。注入された種の大半が配置される深さは、注入条件に依存する。たとえば、注入がイオン注入タイプである場合は、エネルギーに依存する。この深さによって決定される注入種の膜と、大半の注入種が配置される膜の近傍とは、その場合、二つの応力調整層のうちの一方の層を構成する。注入種の膜と、第2の主要層(支持体)の表面との間に含まれる膜は、二つの応力調整層の膜のうち一方を構成することができる。
【0083】
応力の強さは、種の性質、分量、または様々な注入パラメータ(温度、注入電流、エネルギー、...)に依存する。注入は、特に、たとえば水素およびまたは希ガスのようなガス種で構成することができる。
【0084】
構造体内に応力が存在すると、分離に寄与し、注入された種(水素およびまたは希ガス)の分量、およびまたは熱収支、およびまたは、分離のために加えられる一つまたは複数の機械的な力がもたらす作業、といったものを減らすことができる。かくして、この応力の存在により、注入条件または分離条件を変えることができる。応力の制御によって、この方法を著しく改善できる。たとえば主要層(支持体)の熱膨張率が異なる構造体において非常に少ない熱収支で破砕が得られる。注入は、構造体の接合前に実施しても接合後に実施してもよい。
【0085】
少なくとも一つの調整層が十分に厚い、およびまたは剛性である一定の場合、通常は隣接する主要層(支持体)を省くか、あるいは、主要層(支持体)とこの調整層とを一緒にすることができる。分離後は、変化した主要層(支持体)と、多層の積層とが得られ、この積層は、応力調整層を含む主要層(支持体)として再利用可能である。
【0086】
上記の製造方法は、各種の材料からなる主要層(支持体)に適合される。同じまたは異なる材料からなる主要層(支持体)は、たとえば、単結晶、多結晶またはアモルファス材料、たとえばシリコン、ゲルマニウム、炭化シリコン、GaAs、GaN、InP等のIII−VまたはII−VIタイプの半導体、ガラスまたは石英、超伝導材料、ダイヤモンド、またはセラミック材料(LiNbO3、LiTaO3、...)からなる。
【0087】
かくして、主要層(支持体)は、一つまたは複数の、たとえば貼りあわせ層、蒸着層またはエピタキシ層から形成できる。
【0088】
応力調整層は、たとえば、SiO2、SiN、Si3N4、TiN、ダイヤモンド、金属(Pd、金属合金、...)の中から選択した材料、あるいは一つの主要層を構成可能な材料、あるいはこれらの材料の組み合わせからなる。
【0089】
本発明はまた、第1の主要層(支持体)と、第1の主要層(支持体)と接触する少なくとも一つの第1の応力調整層と、前記第1の応力調整層と接触する少なくとも一つの第二の応力調整層と、第二の応力調整層と接触する第二の主要層(支持体)との積層を順に含む、内部応力を制御した多層構造体に関する。この構造体において、第一および第二の応力調整層は、符号がそれぞれ反対である第一および第二の主要層(支持体)との接触応力を有する。
【0090】
特定の用途では、この構造体が、浮遊ダイヤフラムを有し、浮遊ダイヤフラムが、第二または第一の主要層(支持体)から解放された、第一および第二の主要層(支持体)のいずれかの少なくとも一部を含む。
【0091】
浮遊ダイヤフラムは、他の機能層を支持可能である。たとえば、浮遊ダイヤフラムがさらに、第一および第二の主要層(支持体)のいずれかの前記一部を被覆する少なくとも一つの超伝導体材料の層を含むことができる。
【0092】
本発明の他の特徴および長所は、添付図面を参照しながら、以下の説明を読めば、いっそう明らかになるであろう。この説明は、限定的ではなく、全くの例として挙げられたものである。
【発明の実施の形態】
【0093】
第一の実施例は、非常に薄いシリコン膜と、厚いシリコン基板により支持される2個の応力調整層とからなる積層構造体の製造に関する。記載される実施形態は、薄いシリコン表面層を形成するために分離方法を用いている。
【0094】
図7に示した第一のステップでは、厚さ400nmの窒化シリコンSi3N4の膜が、減圧気相成長法(LPCVD)によって、第1の支持体としての第一の主要層110aをなすシリコンウェーハ上に形成される。減圧気相成長法により、主要層(支持体)にわずかな撓みをもたらす膜を構成できる。これは、特に、蒸着がこの層の両面で実施される場合である。
【0095】
窒化シリコン膜130は、第一の応力調整層を構成する。
【0096】
本発明の変形実施形態によれば、この応力調整層の上に、酸化シリコン膜と酸窒化シリコン膜とからなる、たとえば数nmの厚さの中間層を配置することができる。この中間層は、この場合、たとえば、接合のために使用されるウェーハの貼りあわせ接合を促進するか、あるいは主要層と境界領域との電気的な品質を改善することができる。
【0097】
シリコンウェーハは、場合によっては、図示していないが、たとえば厚さ10nmのきわめて薄い酸化シリコン層によって予め被覆される。このようなきわめて薄い層の長所は、たとえば、後述する表面シリコン層との境界領域の電子品質を、優れたものにすることにある。
【0098】
窒化物の膜130を形成後、この窒素膜130を通して、約2.5・1016at/cm2の注入量で水素注入が行われる。注入により破砕ゾーン112が形成される。水素注入パラメータは、たとえば蒸着条件に応じて窒化物の膜の撓みが変わる場合、変えることができる。
【0099】
図7に同様に示した第2の支持体(以下第2の主要層)としての第二のシリコンウェーハ110bには、酸化雰囲気での熱処理により酸化シリコン膜120を形成する。酸化物の膜の厚さは、窒化物の膜130の厚さにほぼ匹敵する。
【0100】
第二のシリコンウェーハ110bと酸化物の膜120とは、それぞれ、第二の主要層と、第二の応力調整層とを形成する。
【0101】
シリコンの主要層に最初に形成された窒化シリコンの層と酸化シリコンの層とは、符号が反対の接触応力を発生する。これは、窒化物の応力調整層の表面と、酸化物の応力調整層の表面とが、それぞれ、へこんだり盛り上がったりする主要層の変形となって現れる。
【0102】
この方法は、その後、応力調整層120、130の表面を親水性にするためのウェーハ洗浄ステップが行われる。洗浄により、一般に2次の値(RMS:二乗平均平方根値)が0.7nm未満である制御面の微小粗さが得られるが、これは、直接ウェーハの貼りあわせに匹敵する。微小粗さは、たとえば10−2μm−1〜103μm−1の空間周波数範囲で原子力顕微鏡検査法により測定および制御することができる。接合前のウェーハ洗浄ステップによる表面粗さの制御は、ここでは、窒化シリコン膜に対して表面研磨技術の長所として示され、その厚みは、少なくとも十分の数ミクロンに達しうる。
【0103】
洗浄ステップにより、結合エネルギーを変更することができるので、応力調整層の接合により後で形成される2個の層の特別応力を変更することができる。
【0104】
さらに、洗浄ステップは、この方法を機械化学的な研磨ステップから解放可能であるため、続くステップで形成される積層構造体の膜の厚さを同様に非常に均質化することができる。
【0105】
この方法の次のステップは、実際に、接合を行うための応力調整層の直接接触を含む。この操作は室温で行われる。
【0106】
図7から、層の変形の係合特性により、不適切な接触のおそれを最低限に抑えられることが分かる。
【0107】
接合後、温度500゜Cで30分間、第一の熱処理を行って、図7に示した破砕ゾーン112で破砕を引き起こし、第一の主要層110aから薄い表面層114を切り離すことができる。この表面層は、場合によっては中間層に結合される応力調整層120、130からなる2層を介して第二の主要層110bに結合され続ける。熱処理は、機械応力の付加により全部または一部を補助可能である。従って、破砕に必要な熱収支を減らすことができる。熱収支は、時間および温度においてゼロであってもよい。
【0108】
得られた構造体を図8、9に示した。
【0109】
薄いシリコン表面層114の厚さは、約十分の数マイクロメートルである。この層は、第一のシリコン主要層に注入された分離層(破砕層)のガス種の侵入度により決められる。注入は、窒化シリコン膜130を通って行われるので、注入深度、従って、シリコン薄膜114の厚みは、窒化シリコン膜130の厚みにも依存する。
【0110】
第一の主要層110aが応力調整層を備えるので、ゾーン112における破砕に必要な注入量を減らし、およびまたは第一の破砕熱処理の熱収支を減らし、およびまたは機械的な分離力を減らすことができる。実際、応力調整層、特に窒化シリコン層130が第一のシリコン主要層110aにもたらす特別な応力により、破砕が促進される。
【0111】
たとえば、温度、エネルギー、また最終的にはコストを節約することができる。
【0112】
比較として、同じ注入条件(エネルギー、電流、温度、...)と伝達熱処理条件とで、分離を得るための最小分量は、窒化物の膜に代えて厚さ400nmの熱酸化物の膜を用いる従来の積層構造体に対して、3.5・1016at/cm2である。
【0113】
次のステップでは、第二の熱処理を行う。この処理は、予め接触する2個の応力調整層の間の境界領域における結合を密接なものにし、最終的に得られる構造体にもたらされる応力を変更または修正するという二つの役割がある。
【0114】
積層の層の厚み、接触前の表面状態、また特に、第二の処理の熱収支を適合させることによって、二つの層120、130が発生する応力を制御し、従って、最終構造体の凸形または凹形の変形を制御することができる(図8、9)。
【0115】
たとえば、ダイヤフラム装置に適用する場合、ダイヤフラムの部分的な解放後、予め引っ張り力を与えたダイヤフラムを得られる凹形の積層構造体を構成することが有利である。
【0116】
実施される熱収支に応じて、正の撓み、負の撓み、または撓みなしとすることができる。
【0117】
第二の熱処理は、もちろん、第一の熱処理と、場合によっては機械的な応力の使用とを考慮する。
【0118】
たとえば、第二の熱処理は、1100゜Cで2時間行うことができる。約400nmの同じ厚さの酸化物の膜と窒化物の膜に対して、約50μmだけ凸形に撓んだ構造体が得られる。
【0119】
最終積層構造体の撓みは、応力を適合させる窒化物の層120および酸化シリコン層130の厚みEnitとEoxとの比Reと、構造体に加えられる熱収支との二つのパラメータに主に依存する。一定の接着温度における層の厚みの比の影響は、構造体の撓みが有効応力と調整層の厚みとに比例することとなって現れる。
【0120】
さらに、独自のものとして、実施される第二の熱処理の温度Tcが変わると、2つの層の有効応力が変わってくる。適用される熱処理の結果は、特に、接合境界領域の状態(微小粗さ、層どうしの結合密度、...)に依存する。 たとえば比Re=1に対し、温度上昇ΔTc=100゜Cによって、2つの層における応力増加Δσ/σがΔσ/σ=100%となる。
【0121】
図10は、応力調整層の厚みの比(Re=E窒化物/E酸化物)に応じて、異なる二つの処理温度T1、T2(T2>T1)で最終的に得られる構造体の撓みを任意の単位で示すグラフである。
【0122】
図11〜15に関して後述するこの方法の第二の実施例では、2個の応力調整層が、SiO2膜と、一方の主要層に注入される層とから構成される。
【0123】
図11が示すように、第一の応力調整層220は、シリコンウェーハへの種注入によって形成される。注入により損なわれないウェーハ部分は、第一の主要層210aを形成する。
【0124】
たとえば、注入は、分量1016atomes/cm2、エネルギー135keVで行うことができる。
【0125】
このような注入により、応力調整層220、すなわち注入により妨害されたゾーンは、数十MPaの圧縮応力を発生する。簡略化のために、図11〜15では、応力がもたらす層の変形を示していない。
【0126】
図12に示した第二の注入は、もっと深く、ガス種によって行われる。この注入は、応力調整層220を通って行われ、分離(破砕)層212を形成する。
【0127】
たとえば、約5・1016atomes/cm2の量の水素を注入することができる。
【0128】
エネルギーは、注入深度を、厚くしたり薄くしたりすることができ、主要層210a中に、薄い表面層214を決定することができる。この表面層は、分離層212により画定される。
【0129】
さらに、図13に示すように、第二の主要層210bを構成する別のシリコンウェーハの表面に、厚さ約200nmの酸化シリコン(SiO2)膜230が形成される。酸化シリコン膜230は、応力調整層を構成する。
【0130】
これらの層が接触するやいなや、応力調整層の微小粗さと親水性とによって、ウェーハの貼りあわせ(分子間接合)が可能になるように、応力調整層を備えた主要層は、、洗浄される。
【0131】
応力調整層の接触による主要層の接合を図14に示した。
【0132】
酸化シリコン層230と注入層220との接触により、同様に2層の応力調整層を構成することができる。
【0133】
少なくとも一つの応力調整層は、十分に厚く、およびまたは剛性である場合、通常、隣接する主要層は、省略するか、またはこの調整層と一体化することができる。
【0134】
いわゆる第一の伝達熱処理は(場合によっては応力調整層の間の貼りあわせを同様に強化することができる)、破砕層に従って破砕を可能にするのに十分な熱収支となるようにして実行される。この熱処理は、たとえば連続式、可変式、あるいはパルス式に適用することができる。こうした伝達熱処理は、場合によっては、たとえば引っ張り応力およびまたは剪断応力およびまたは撓み応力といった機械的な応力を与えて補助してもよい。与えられる応力に応じて、熱収支(熱損失)は、温度および時間を低減して、さらにはゼロにして実施可能である。
図15に示すように、破砕により、薄い層214と第一の主要層210aとを分離できる。2つの応力調整層が発生するこれらの応力により、注入される種の分量を低減し、伝達処理の熱損失または機械的な分離応力を減らすことができる。
【0135】
たとえば、分離(破砕)は、450゜Cで30分間、この構造体を加熱することにより引き起こすことができる。比較として、応力調整層がない図12と同様の基板で分離を引き起こす場合、分離を得るには、少なくとも500゜Cの温度で30分間処理することが必要である。
【0136】
さらに、最終的な熱処理を行う。積層構造体では、2つの層の各応力調整層が、有効応力に従う。有効応力の合力は、2個のウェーハの貼りあわせ機構と、与えられる各種の熱処理とによって全体として変えることができる。その場合、最終積層構造体は、特に最終熱処理によって適合可能な応力に従う。
【0137】
2つの特別な層に付加的な応力の影響をもたらすために、有利には、様々な熱処理を機械的に補助することができる(たとえば引っ張り応力、圧縮応力、剪断応力、撓み応力、あるいは、層の性質に応じた静電磁場または磁場の適用)。
【0138】
第三の実施例によれば、図示されていない変形実施形態が、層の伝達破砕による一方の主要層の薄型化を行わないことからなる。他の準備ステップは、第二の実施例で説明したステップと同じであり、一方の主要層の薄型化は、それが望まれる場合、単に機械的およびまたは化学的な研磨によって行うことができる。
【0139】
本発明の別の応用実施形態によれば、薄型化後に得られる表面層と、応力調整層および最終構造体の中間層の全部または一部とに、ダイヤフラム等のコンポーネントを設けることができ、積層構造体の製造時に有効応力が制御される。このような方法の利点は、たとえば表面層の表面を利用して、たとえばダイヤフラムの生成時に、ダイヤフラムの応力調整層を設ける必要なしに、エピタキシーを行えるようにしたことにある。
【0140】
こうした別の実施形態の応用例として、ダイヤフラムボロメータを製造するための、シリコン表面層へのYBaCuOタイプの超伝導体のエピタキシーを挙げることができる。このエピタキシは、一般に、有利には、いわゆる「buffer」(バッファ)調整層とシード層(「seed layers」)との使用を仮定している。これらの調整層は、超伝導体とシリコンとの間の結晶パラメータを適合させることを目的としている。これらの層は、たとえばシリコンにYBaCuOを蒸着する場合、MgO、CeO2、ZrO2とすることができる。
【0141】
シリコン表面層は、前述の方法、すなわち水素注入と分離とによって得られる層である。このシリコン層の生成方法の終わりに得られる2個の応力調整層を備えた積層構造体の応力は、一つまたは複数の連続エピタキシの品質に対して、この応力が、これらのエピタキシにいっそう適合する圧縮応力支持体を提供する限り、最も重要である。
【0142】
さらに、エピタキシによる超伝導体の蒸着の前に、たとえばエッチングによりダイヤフラムを製造できるようにすることが有利である。
【0143】
上記の説明は、シリコンバルクの主要層に関するものであるが、主要層は、それ自体が、複数の下層を含む多層構造体を備えうることを意味する。
【0144】
また、酸化シリコン調整層が、有効である場合、この層は、熱酸化あるいは自然酸化によって形成可能である。
【0145】
さらに、主要層は、上記の処理の前または後に形成される電子、機械または光コンポーネントを含むことができる。
【0146】
次に、浮遊ダイヤフラム構造体の様々な製造ステップと実施形態とを断面で示す図16〜20を参照しながら、本発明の特定の適用例について説明する。
【0147】
図16は、第一の主要層の薄型化または破砕に関して図15と同じ多層構造体を示す。
【0148】
図15と同じまたは同様の部分に対しては同じ参照符号を用いる。図16の構造体は、第一の主要層から得られる薄いシリコン層214と、一組の応力調整層220、230と、同じくシリコンからなり、ここでは支持基板を構成する第二の主要層210bとを含む。
【0149】
簡略化のために、応力調整層の組または2層は、以下、単独の参照符号225で表す。
【0150】
薄い層214は、この構造体に製造したいダイヤフラムの輪郭に対応するパターンを備えた、エッチングマスク240で被覆されている。より詳しくは、マスクは、浮遊ダイヤフラムの形状を決定するために構造体のエッチングゾーンを露呈する開口部を有する。
【0151】
マスク240は、たとえば、露光マスクを通って露光され、次いで現像されて成形される感光性樹脂のマスクである。
【0152】
そして図17に示すように、マスク240の開口部を介した第一の異方性エッチングにより、薄い層214と、2個の応力調整層の全部または一部とを通って延びる溝242を形成できる。エッチングはまた、第二の主要層で停止される。エッチングを停止するには、多層構造体の形成に先立ち、第二の主要層にエッチング停止層(図示せず)を配置すれば、容易に行うことができる。
【0153】
溝は、浮遊ダイヤフラムを後で形成するための中央部分244を画定する。しかしながら、明記しなければならないのは、溝が、中央部分244を全面的に囲むわけではなく、中央部分を囲む構造体245に中央部分をつなぐ「ブリッジ(梁)」を保持することである。これらの「ブリッジ」は、図17に示すように、図の断面の外にあるために示されていないが、場合によっては、たとえば電気およびまたは熱伝導を可能にする浮遊ダイヤフラムの保持ビームを、最終構造体で構成することができる。
【0154】
図18に示された次のステップは、2つの応力調整層の少なくとも一部を除去できる選択的な異方性エッチングを含み、薄い層の一部、この場合には、これ以降、浮遊ダイヤフラムを構成する中央部分244を遊離せしめる。
【0155】
簡略化のため、図は、異方性エッチングの際に、溝で2個の層225の側面に場合によっては行われるエッチングを考慮していない。
【0156】
図19は、第二の主要層210bすなわち支持基板を選択的にエッチング可能にする異方性エッチングによって、ダイヤフラムを遊離させるようにした実施形態の変形例を示す。
【0157】
ダイヤフラムはまた、第二の主要層と、2個の応力調整層との組み合わせエッチングにより遊離させることが可能である。
【0158】
さらに、エッチングに関して、マスク240を形成する樹脂層は、除去してもよい。
【0159】
図20は、エッチングに先立ち付加的な層を薄い層214に形成した、図18と同様の特定の実施形態を示している。
【0160】
付加的な層は、例では、シード層246およびまたはバッファ層と、たとえばYBaCuOタイプの超伝導体材料の層248とを含む。
【0161】
シード層246およびまたはバッファ層(図示せず)は、薄いシリコン層における超伝導体材料の成長を促すことができ、およびまたは、薄い層のシリコンと超伝導体との間の結晶格子が場合によって一致しないとき、これを修正することができる。これらの層は、図18または19に関する前述の方法でエッチングされ、浮遊ダイヤフラム244で図20の最終構造体が得られる。
【0162】
除去されたエッチングマスク240の場所が破線で示されている。
【0163】
記載された浮遊ダイヤフラム構造体の考えられる用途は、たとえばボロメータタイプの装置の製造である。
【引用資料】
(1)Bower他「Appl.Phys.Lett.62、26」1993年、3485ページ
(2)M.Tamura他「Jpa.J.Appl.Phys.」第11巻、第8号1972年8月、1097ページ
(3)H.Mikoshiba「J.Electrochem.Soc.」第123巻、第10号、1976年10月 1539ページ
(4)S.Sanchez他「J.Michromech.Microeng.7」1997年)111−113ページ
(5)Harendt他「Sensors and Actuators A、25−27」(1991年)87−92ページ
(6)C.Gui、M.Elwenspoek、J.G.E. GardeneiresP.V.Lambeck「E.C.S.」第97−36巻、1997年 114ページ
(7)フランス特許FR−A−2681472
【図面の簡単な説明】
【図1】 接合前の第1および第2の主要層(支持体)の概略断面図であり、一方の層が、内部応力を発生しうる材料からなる表面膜で被覆されている。
【図2】 図1の層を含む構造体の、接合後の図である。
【図3】 主要層(支持体)の一方を薄型化した後の、図2の構造体の概略断面図である。
【図4】 主要層(支持体)の一方を薄型化した後の、図2の構造体の概略断面図である。
【図5】 引っ張り応力を有する表面層をそれぞれ支持する一組の主要層(支持体)を概略的に示す図である。
【図6】 引っ張り応力を有する表面層を支持する一つの主要層(支持体)の概略図である。
【図7】 本発明の方法の特定の実施形態による多層構造体の製造ステップを示す、概略断面図である。
【図8】 本発明の方法の特定の実施形態による多層構造体の製造ステップを示す、概略断面図である。
【図9】 本発明の方法の特定の実施形態による多層構造体の製造ステップを示す、概略断面図である。
【図10】 熱処理パラメータに応じて、この方法により得られる構造体の撓み値を任意の目盛で示すグラフである。
【図11】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図12】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図13】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図14】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図15】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図16】 本発明の特定の用途による、浮遊ダイヤフラム構造体の連続製造ステップを示す概略断面図である。
【図17】 本発明の特定の用途による、浮遊ダイヤフラム構造体の連続製造ステップを示す概略断面図である。
【図18】 本発明の特定の用途による、浮遊ダイヤフラム構造体の連続製造ステップを示す概略断面図である。
【図19】 図18の構造体の変形実施形態を構成する構造体の概略断面図である。
【図20】 図18の構造体の別の変形実施形態を構成する構造体の概略断面図である。
Claims (17)
- 第1および第2の支持体(110a、110b、210a、210b)の接合によって形成され、一部で前記第1および第2の支持体の一方が他方から解放され、マイクロエレクトロニクスまたはマイクロメカニクスデバイスに用いられる、多層構造体の製造方法であって、
a) 熱処理により第1の応力調整層(130、220)をもつ第1の支持体(130a、210a)を形成するとともに、第2の支持体(110b、210b)および熱処理により形成された第2の応力調整層(120、230)をもつ第2の支持体(110b、210b)の少なくとも一つを形成して、前記第1及び第2の応力調整層は、方法終了時に所望の構造体応力をもつような材質及び厚さをもつようにするステップと、
b) 2つの前記応力調整層を介して前記第1および第2の支持体の接合を行うステップと、
c) 前記ステップb)の後、前記所望の構造体応力をこの構造体で調整するのに十分な温度および時間で熱処理を実施するステップと、
d) 接合後、前記第1及び第2の支持体の少なくとも一つを薄型化する薄型化ステップと、
接合に先立ち前記第1および第2の支持体の少なくとも一方にガス種を注入して形成された破砕領域に沿って肉薄化し、前記支持体の一部を破砕する分離ステップとを含む方法。 - 前記第1および第2の支持体の接合ステップが、貼りあわせ接合を含むことを特徴とする請求項1に記載の方法。
- 第1および第2の応力調整層は、第1および第2の支持体による応力の符号がそれぞれ反対になるような厚みで複数の材料から構成されるようにしたことを特徴とする請求項1または2に記載の方法。
- 少なくとも一つの応力調整層の上に少なくとも一つの中間層が配置されるようにしたことを特徴とする請求項1に記載の方法。
- 前記接合が、層どうしの貼りあわせ接合(分子間接合)を含むことを特徴とする請求項1または2に記載の方法。
- 前記ステップb)に先立ち、ウェーハ接合により結合される層を用意し、これらの層の表面状態を調整するようにしたことを特徴とする請求項5に記載の方法。
- 前記ステップb)に際し、ウェーハ接合を室温で実施するようにしたことを特徴とする請求項5に記載の方法。
- 前記接合が、蝋付け、溶接、層間相互拡散、接着剤による接合の中から選択された、少なくとも一つの貼りあわせ技術を使用する接合を含むようにしたことを特徴とする請求項1に記載の方法。
- 前記接合が、接合層を介して行われるようにしたことを特徴とする請求項1に記載の方法。
- 前記ステップa)の時に、前記第1の支持体(110a、210a)に第1の応力調整層(130、220)を形成し、第2の支持体(110b、210b)に第2の応力調整層(120、230)を形成し、前記ステップb)の時に、前記第1及び第2の応力調整層間のウェーハ接合(分子間接合)を行うようにしたことを特徴とする請求項1に記載の方法。
- 前記第1および第2の応力調整層は、第1の支持体に形成され、前記接合が、第2の支持体と、表面の第1および第2の応力調整層のいずれかとの間で行われるようにしたことを特徴とする請求項1に記載の方法。
- 前記薄膜化ステップは、熱およびまたは機械処理を含む請求項1に記載の方法。
- 前記薄型化ステップ前に得られる構造体応力は、この応力が破砕ゾーン位置の分離に寄与するように構成されることを特徴とする請求項12に記載の方法。
- 前記応力調整層の少なくとも一つが、スパッタ、エピタキシ、化学蒸着、たとえば化学気相成長法(CVD)、減圧気相成長法(LPCVD)、プラズマCVDといった方法の中から選択された方法による材料蒸着によって形成されることを特徴とする請求項1に記載の方法。
- 前記応力調整層の少なくとも一つが、前記支持体の表面酸化によって得られるようにしたことを特徴とする請求項1に記載の方法。
- 前記応力調整層のうち少なくとも一つが、前記支持体への種注入によって得られるようにしたことを特徴とする請求項1に記載の方法。
- 前記支持体が、シリコン、ゲルマニウム、炭化シリコン、III−Vタイプの半導体II−VIタイプの半導体、ガラス、超伝導体、ダイヤモンド、セラミック材料(LiNbO3、LiTaO3)、および石英の中から選択される少なくとも一つの材料からなり、前記応力調整層が、SiO2、SiN、Si3N4、TiN、金属、金属合金、およびダイヤモンドまたは一つの主要層の材料の中から選択した少なくとも一つの材料からなることを特徴とする請求項1に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9901558A FR2789518B1 (fr) | 1999-02-10 | 1999-02-10 | Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure |
FR99/01558 | 1999-02-10 | ||
PCT/FR2000/000308 WO2000048238A1 (fr) | 1999-02-10 | 2000-02-09 | Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002536843A JP2002536843A (ja) | 2002-10-29 |
JP4889154B2 true JP4889154B2 (ja) | 2012-03-07 |
Family
ID=9541823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000599069A Expired - Lifetime JP4889154B2 (ja) | 1999-02-10 | 2000-02-09 | 多層構造体の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6756285B1 (ja) |
EP (1) | EP1155442B1 (ja) |
JP (1) | JP4889154B2 (ja) |
KR (1) | KR100743557B1 (ja) |
DE (1) | DE60041124D1 (ja) |
FR (1) | FR2789518B1 (ja) |
WO (1) | WO2000048238A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180131542A (ko) * | 2016-04-05 | 2018-12-10 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 산화물 단결정 박막을 구비한 복합 웨이퍼의 제조 방법 |
Families Citing this family (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2773261B1 (fr) | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
FR2823596B1 (fr) | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
FR2823599B1 (fr) | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
US6956268B2 (en) | 2001-05-18 | 2005-10-18 | Reveo, Inc. | MEMS and method of manufacturing MEMS |
US7045878B2 (en) | 2001-05-18 | 2006-05-16 | Reveo, Inc. | Selectively bonded thin film layer and substrate layer for processing of useful devices |
FR2828762B1 (fr) * | 2001-08-14 | 2003-12-05 | Soitec Silicon On Insulator | Procede d'obtention d'une couche mince d'un materiau semi-conducteur supportant au moins un composant et/ou circuit electronique |
US7163826B2 (en) | 2001-09-12 | 2007-01-16 | Reveo, Inc | Method of fabricating multi layer devices on buried oxide layer substrates |
US6875671B2 (en) | 2001-09-12 | 2005-04-05 | Reveo, Inc. | Method of fabricating vertical integrated circuits |
FR2830983B1 (fr) | 2001-10-11 | 2004-05-14 | Commissariat Energie Atomique | Procede de fabrication de couches minces contenant des microcomposants |
US6806151B2 (en) * | 2001-12-14 | 2004-10-19 | Texas Instruments Incorporated | Methods and apparatus for inducing stress in a semiconductor device |
US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
US7176108B2 (en) | 2002-11-07 | 2007-02-13 | Soitec Silicon On Insulator | Method of detaching a thin film at moderate temperature after co-implantation |
FR2848336B1 (fr) | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
FR2848337B1 (fr) * | 2002-12-09 | 2005-09-09 | Commissariat Energie Atomique | Procede de realisation d'une structure complexe par assemblage de structures contraintes |
FR2856844B1 (fr) | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
US6982210B2 (en) | 2003-07-10 | 2006-01-03 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for manufacturing a multilayer semiconductor structure that includes an irregular layer |
FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
JP4552858B2 (ja) * | 2003-09-08 | 2010-09-29 | 株式会社Sumco | 貼り合わせウェーハの製造方法 |
US20050067377A1 (en) * | 2003-09-25 | 2005-03-31 | Ryan Lei | Germanium-on-insulator fabrication utilizing wafer bonding |
FR2860178B1 (fr) * | 2003-09-30 | 2005-11-04 | Commissariat Energie Atomique | Procede de separation de plaques collees entre elles pour constituer une structure empilee. |
FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
FR2863405B1 (fr) * | 2003-12-08 | 2006-02-03 | Commissariat Energie Atomique | Collage moleculaire de composants microelectroniques sur un film polymere |
US7772087B2 (en) | 2003-12-19 | 2010-08-10 | Commissariat A L'energie Atomique | Method of catastrophic transfer of a thin film after co-implantation |
FR2864970B1 (fr) * | 2004-01-09 | 2006-03-03 | Soitec Silicon On Insulator | Substrat a support a coefficient de dilatation thermique determine |
JP4020097B2 (ja) * | 2004-05-11 | 2007-12-12 | セイコーエプソン株式会社 | 半導体チップ、半導体装置及びその製造方法、並びに電子機器 |
KR100669778B1 (ko) * | 2004-11-20 | 2007-01-16 | 삼성에스디아이 주식회사 | 기판 및 박막 트랜지스터를 구비한 기판 |
JP4624131B2 (ja) * | 2005-02-22 | 2011-02-02 | 三洋電機株式会社 | 窒化物系半導体素子の製造方法 |
US7205202B2 (en) * | 2005-04-21 | 2007-04-17 | Freescale Semiconductor, Inc. | Semiconductor device and method for regional stress control |
US7271069B2 (en) * | 2005-04-21 | 2007-09-18 | Freescale Semiconductor, Inc. | Semiconductor device having a plurality of different layers and method therefor |
FR2886051B1 (fr) | 2005-05-20 | 2007-08-10 | Commissariat Energie Atomique | Procede de detachement d'un film mince |
US20060270192A1 (en) * | 2005-05-24 | 2006-11-30 | International Business Machines Corporation | Semiconductor substrate and device with deuterated buried layer |
US7319591B2 (en) * | 2005-05-26 | 2008-01-15 | International Business Machines Corporation | Optimized thermally conductive plate and attachment method for enhanced thermal performance and reliability of flip chip organic packages |
US7262112B2 (en) * | 2005-06-27 | 2007-08-28 | The Regents Of The University Of California | Method for producing dislocation-free strained crystalline films |
FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
US7544964B2 (en) * | 2005-12-01 | 2009-06-09 | National Institute Of Information And Communications Technology, Incorporated Administrative Agency | Method for fabricating thin layer device |
US7992128B2 (en) * | 2006-01-27 | 2011-08-02 | Sap Ag | Computer software adaptation method and system |
FR2899378B1 (fr) | 2006-03-29 | 2008-06-27 | Commissariat Energie Atomique | Procede de detachement d'un film mince par fusion de precipites |
JP5532527B2 (ja) * | 2006-08-03 | 2014-06-25 | 株式会社デンソー | Soi基板およびその製造方法 |
JP4958147B2 (ja) * | 2006-10-18 | 2012-06-20 | Hoya株式会社 | 露光用反射型マスクブランク及び露光用反射型マスク、多層反射膜付き基板、並びに半導体装置の製造方法 |
FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
FR2913968B1 (fr) * | 2007-03-23 | 2009-06-12 | Soitec Silicon On Insulator | Procede de realisation de membranes autoportees. |
FR2924273B1 (fr) * | 2007-11-28 | 2010-02-19 | Commissariat Energie Atomique | Procede de moderation de deformation |
FR2925221B1 (fr) * | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
FR2926674B1 (fr) * | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
JP2009277944A (ja) * | 2008-05-15 | 2009-11-26 | Toyoda Gosei Co Ltd | 接合体の製造方法及び発光装置の製造方法 |
WO2009155122A2 (en) | 2008-05-30 | 2009-12-23 | Alta Devices, Inc. | Epitaxial lift off stacks and methods |
CN101634880A (zh) * | 2008-07-23 | 2010-01-27 | 鸿富锦精密工业(深圳)有限公司 | 电磁干扰挡片制造方法 |
JP5430109B2 (ja) * | 2008-09-30 | 2014-02-26 | 株式会社半導体エネルギー研究所 | Soi基板の作製方法 |
US8063370B2 (en) * | 2009-01-16 | 2011-11-22 | Hanvision Co., Ltd. | Semiconductor device and method of manufacturing the same |
DE102009000514A1 (de) * | 2009-01-30 | 2010-08-26 | Robert Bosch Gmbh | Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil |
US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
FR2947098A1 (fr) | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
EP2624451B1 (en) | 2010-09-28 | 2017-06-07 | Murata Manufacturing Co., Ltd. | Method for manufacturing piezoelectric device |
JP2013542599A (ja) * | 2010-09-30 | 2013-11-21 | フリースケール セミコンダクター インコーポレイテッド | 半導体ウェハを処理するための方法、半導体ウェハおよび半導体デバイス |
FR2985370A1 (fr) | 2011-12-29 | 2013-07-05 | Commissariat Energie Atomique | Procede de fabrication d'une structure multicouche sur un support |
US9455229B2 (en) * | 2012-04-27 | 2016-09-27 | Namiki Seimitsu Houseki Kabushiki Kaisha | Composite substrate manufacturing method, semiconductor element manufacturing method, composite substrate, and semiconductor element |
CN104507853B (zh) | 2012-07-31 | 2016-11-23 | 索泰克公司 | 形成半导体设备的方法 |
CN104003346B (zh) * | 2013-02-25 | 2019-05-17 | 中芯国际集成电路制造(上海)有限公司 | 一种薄膜结构、压力传感器及电子装置 |
US20160146761A1 (en) * | 2013-06-10 | 2016-05-26 | Empire Technology Development Llc | Graded structure films |
CN105712286B (zh) * | 2014-12-02 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | Mems器件的制作方法 |
KR101627815B1 (ko) * | 2015-04-21 | 2016-06-08 | 인천대학교 산학협력단 | 비결정질 이그조(igzo) tft 기반 트랜젼트 반도체의 제조 방법 |
FR3037443B1 (fr) | 2015-06-12 | 2018-07-13 | Soitec | Heterostructure et methode de fabrication |
CN106548972B (zh) * | 2015-09-18 | 2019-02-26 | 胡兵 | 一种将半导体衬底主体与其上功能层进行分离的方法 |
CN110546599B (zh) * | 2017-05-31 | 2023-05-09 | 日本瑞翁株式会社 | 触摸传感器基材及其制造方法、触摸传感器部件及其制造方法以及显示装置 |
US11721554B2 (en) * | 2019-03-18 | 2023-08-08 | Intel Corporation | Stress compensation for wafer to wafer bonding |
FR3129622B1 (fr) * | 2021-11-26 | 2023-10-27 | Nelumbo Digital | Système pour déformer une structure utile |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
JPH0613593A (ja) * | 1992-06-25 | 1994-01-21 | Nec Corp | 半導体基板 |
JPH06196377A (ja) * | 1991-11-19 | 1994-07-15 | Sumitomo Metal Mining Co Ltd | 半導体基板の接合方法 |
US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
JPH07302889A (ja) * | 1994-03-10 | 1995-11-14 | Canon Inc | 半導体基板の作製方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5102821A (en) * | 1990-12-20 | 1992-04-07 | Texas Instruments Incorporated | SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium |
US5261999A (en) * | 1991-05-08 | 1993-11-16 | North American Philips Corporation | Process for making strain-compensated bonded silicon-on-insulator material free of dislocations |
JPH07187892A (ja) * | 1991-06-28 | 1995-07-25 | Internatl Business Mach Corp <Ibm> | シリコン及びその形成方法 |
US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
US5753134A (en) * | 1994-01-04 | 1998-05-19 | Siemens Aktiengesellschaft | Method for producing a layer with reduced mechanical stresses |
JP3352340B2 (ja) * | 1995-10-06 | 2002-12-03 | キヤノン株式会社 | 半導体基体とその製造方法 |
JP2669368B2 (ja) * | 1994-03-16 | 1997-10-27 | 日本電気株式会社 | Si基板上化合物半導体積層構造の製造方法 |
US6143628A (en) * | 1997-03-27 | 2000-11-07 | Canon Kabushiki Kaisha | Semiconductor substrate and method of manufacturing the same |
EP0895282A3 (en) * | 1997-07-30 | 2000-01-26 | Canon Kabushiki Kaisha | Method of preparing a SOI substrate by using a bonding process, and SOI substrate produced by the same |
US5909627A (en) * | 1998-05-18 | 1999-06-01 | Philips Electronics North America Corporation | Process for production of thin layers of semiconductor material |
-
1999
- 1999-02-10 FR FR9901558A patent/FR2789518B1/fr not_active Expired - Fee Related
-
2000
- 2000-02-09 US US09/913,006 patent/US6756285B1/en not_active Expired - Lifetime
- 2000-02-09 EP EP00903763A patent/EP1155442B1/fr not_active Expired - Lifetime
- 2000-02-09 DE DE60041124T patent/DE60041124D1/de not_active Expired - Lifetime
- 2000-02-09 JP JP2000599069A patent/JP4889154B2/ja not_active Expired - Lifetime
- 2000-02-09 WO PCT/FR2000/000308 patent/WO2000048238A1/fr active Application Filing
- 2000-02-09 KR KR1020017010086A patent/KR100743557B1/ko active IP Right Grant
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
JPH06196377A (ja) * | 1991-11-19 | 1994-07-15 | Sumitomo Metal Mining Co Ltd | 半導体基板の接合方法 |
JPH0613593A (ja) * | 1992-06-25 | 1994-01-21 | Nec Corp | 半導体基板 |
US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
JPH07302889A (ja) * | 1994-03-10 | 1995-11-14 | Canon Inc | 半導体基板の作製方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180131542A (ko) * | 2016-04-05 | 2018-12-10 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 산화물 단결정 박막을 구비한 복합 웨이퍼의 제조 방법 |
KR102371887B1 (ko) | 2016-04-05 | 2022-03-07 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 산화물 단결정 박막을 구비한 복합 웨이퍼의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
FR2789518A1 (fr) | 2000-08-11 |
WO2000048238A1 (fr) | 2000-08-17 |
US6756285B1 (en) | 2004-06-29 |
JP2002536843A (ja) | 2002-10-29 |
KR100743557B1 (ko) | 2007-07-27 |
EP1155442A1 (fr) | 2001-11-21 |
KR20010113684A (ko) | 2001-12-28 |
EP1155442B1 (fr) | 2008-12-17 |
DE60041124D1 (de) | 2009-01-29 |
FR2789518B1 (fr) | 2003-06-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060425 |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110708 |
|
A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111213 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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EXPY | Cancellation because of completion of term |