JP2004503111A - 材料ブロックを切り取るための方法ならびに薄膜の形成方法 - Google Patents

材料ブロックを切り取るための方法ならびに薄膜の形成方法 Download PDF

Info

Publication number
JP2004503111A
JP2004503111A JP2002509103A JP2002509103A JP2004503111A JP 2004503111 A JP2004503111 A JP 2004503111A JP 2002509103 A JP2002509103 A JP 2002509103A JP 2002509103 A JP2002509103 A JP 2002509103A JP 2004503111 A JP2004503111 A JP 2004503111A
Authority
JP
Japan
Prior art keywords
zone
block
stage
thin film
separation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002509103A
Other languages
English (en)
Other versions
JP5111713B2 (ja
JP2004503111A5 (ja
Inventor
ベルナール・アスパール
クリステル・ラガシュ
Original Assignee
コミツサリア タ レネルジー アトミーク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミツサリア タ レネルジー アトミーク filed Critical コミツサリア タ レネルジー アトミーク
Publication of JP2004503111A publication Critical patent/JP2004503111A/ja
Publication of JP2004503111A5 publication Critical patent/JP2004503111A5/ja
Application granted granted Critical
Publication of JP5111713B2 publication Critical patent/JP5111713B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00349Creating layers of material on a substrate
    • B81C1/0038Processes for creating layers of materials not provided for in groups B81C1/00357 - B81C1/00373
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/0191Transfer of a layer from a carrier wafer to a device wafer
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/0191Transfer of a layer from a carrier wafer to a device wafer
    • B81C2201/0192Transfer of a layer from a carrier wafer to a device wafer by cleaving the carrier wafer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/11Methods of delaminating, per se; i.e., separating at bonding face
    • Y10T156/1153Temperature change for delamination [e.g., heating during delaminating, etc.]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/11Methods of delaminating, per se; i.e., separating at bonding face
    • Y10T156/1153Temperature change for delamination [e.g., heating during delaminating, etc.]
    • Y10T156/1158Electromagnetic radiation applied to work for delamination [e.g., microwave, uv, ir, etc.]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/11Methods of delaminating, per se; i.e., separating at bonding face
    • Y10T156/1168Gripping and pulling work apart during delaminating
    • Y10T156/1179Gripping and pulling work apart during delaminating with poking during delaminating [e.g., jabbing, etc.]
    • Y10T156/1184Piercing layer during delaminating [e.g., cutting, etc.]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/19Delaminating means
    • Y10T156/1911Heating or cooling delaminating means [e.g., melting means, freezing means, etc.]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/19Delaminating means
    • Y10T156/1961Severing delaminating means [e.g., chisel, etc.]
    • Y10T156/1967Cutting delaminating means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Element Separation (AREA)
  • Physical Vapour Deposition (AREA)
  • Processing Of Stones Or Stones Resemblance Materials (AREA)
  • Perforating, Stamping-Out Or Severing By Means Other Than Cutting (AREA)
  • Cutting Tools, Boring Holders, And Turrets (AREA)

Abstract

本発明は、材料ブロック(10)を切り取るための方法に関するものであって、(a)ブロック内において、イオン導入という少なくとも1つのステージによって脆弱化された埋設ゾーン(12)を形成し、この埋設ゾーンにより少なくとも1つの表層部分(14)を規定し;(b)ツールの挿入、流体の注入、熱処理、および/または、先のステージとはイオン特性が相違するイオン打込、の中から選択された第1分離手段を使用することによって、脆弱化ゾーンの高さ位置に分離開始ゾーン(30,36)を形成し;(c)熱処理、および/または、機械的力の印加、の中から選択された第2分離手段を使用することによって、分離開始ゾーン(30,36)を起点として、脆弱化ゾーンの高さ位置において、ブロックの表層部分(14)を、バルク部と称される残部(16)から分離する。

Description

【0001】
【発明の属する技術分野】
大まかには、本発明は、材料ブロックを切り取るための方法に関するものである。この方法は、特に、薄膜を形成するために実施することができる。
【0002】
自立性のまたは支持基板と一体化された薄膜は、マイクロエレクトロニクスやオプトエレクトロニクスやマイクロメカニクスといった分野において、広く使用されている。よって、本発明は、これら分野に応用することができる。特に、素子や集積回路の製造に応用することができる。
【0003】
【従来の技術および発明が解決しようとする課題】
上述したように、薄膜の使用は、動作や製造に際して格別の物理的性質や電気的性質を必要とするような素子に関して、ますます一般的となってきている。
【0004】
薄膜は、通常は、数nm〜数μmという厚さを有している。薄膜は、また、コスト的な理由のためにあるいは他の材料との適合性という理由のために厚い基板という形態では使用が規制されているような材料の使用を、可能とする。
【0005】
材料の適合性は、また、最終的に使用される支持基板上への薄膜の直接成形を妨害する要因となることがあり得る。まず最初にソース基板上に薄膜を形成しその後その薄膜をソース基板からターゲット基板へと移送するという方法が、いくつも開発されている。
【0006】
薄膜の製造および移送に関するこのような方法ならびに他の方法は、この説明の最後に列記されている文献[1]〜[7]に開示されている。
【0007】
特に、文献[1]には、イオン打込によって材料プレート内に脆弱化ゾーンを形成し、その後に、その脆弱化ゾーンの高さ位置において表層薄膜をプレートから切り取るという可能性が開示されている。
【0008】
ソース基板からの薄膜の分離は、いくつかの機械的応力や熱的応力の使用によって、引き起こされる、あるいは、少なくとも補助される。特に、薄膜の切取には、熱的な形態および/または機械的な形態でのエネルギー供給量を必要とする。このエネルギー供給量は、主に、脆弱化ゾーンを形成するために打ち込まれた種の照射に関連する。
【0009】
上述した複数の文献において開示されているように、薄膜の切取および移送のための技術の実施は、いくつかの困難性を伴うものである。例えば、熱膨張係数が大きいようなある種の材料の使用は、高温での熱処理には適合しない。また、いくつかの基板に関しては、薄膜を保存するためにあるいは経済的な理由により、打ち込まれる種の照射量を制限する必要がある。
【0010】
さらに、例えば文献[7]に開示されているように、ソース基板と薄膜とを分離するために機械的力を適用することによって、特に熱膨張係数が相違する材料どうしが接触している場合には、劈開のための熱供給量を低減させることができる。しかしながら、ソース基板および/またはターゲット基板上への機械的力の印加は、必ずしも可能というわけではない。特に、使用されている材料が脆い場合には、あるいは、劈開ゾーンがイオン打込によって十分に脆弱化されていない場合には、可能ではない。
【0011】
最後に、上述した薄膜の分離および移送技術は、ある種の制限および妥協を有している。特に、ソース基板・薄膜・ターゲット基板を構成するための使用可能な材質タイプという点において、制限が課される。
【0012】
【課題を解決するための手段】
本発明の目的は、とりわけ、上述した制限が課されることがなく、薄膜を形成し移送し得るような切取方法を提供することである。
【0013】
本発明のさらなる目的は、低減されたエネルギー供給量でもって実施可能であるような、特に、低減された熱供給量でもって実施可能であるような、切取方法を提供することである。
【0014】
本発明の他の目的は、脆弱化ゾーンを形成することを意図した不純物打込を、低減された照射量でもって行い得るような、経済的な方法を提供することである。
【0015】
上記目的を達成するため、本発明の目的は、より詳細には、材料ブロックを切り取るための方法であって、
(a)ブロック内において、イオン導入という少なくとも1つのステージによって脆弱化された埋設ゾーンを形成し、この埋設ゾーンにより、ブロックにおいて少なくとも1つの表層部分を規定し、
(b)ツールの挿入、流体の注入、熱処理、および/または、先のステージにおいて導入されたイオン導入とはイオン特性が相違するイオン打込、の中から選択された第1分離手段を使用することによって、脆弱化されたゾーンの高さ位置において少なくとも1つの分離開始ゾーンを形成し、
(c)熱処理、および/または、表層部分と脆弱化されたゾーンとの間に作用する機械的力の印加、の中から選択されかつ第1分離手段とは異なる第2分離手段を使用することによって、分離開始ゾーンを起点として、脆弱化ゾーンの高さ位置において、ブロックの表層部分を、バルク部と称される残部から分離する、という方法である。
【0016】
分離開始ゾーンは、ブロックの周縁全体にわたってあるいは周縁の一部にわたって、あるいはこれに代えてあるいはこれに加えて、ブロックの局所的内方領域上において、形成するができ、脆弱化ゾーン内へと広がることができる。
【0017】
本発明は、実際の分離に先立って分離開始ゾーンを形成することにより、切取方法の実施に際して、ブロックに対して供給する総エネルギー量(熱を起源とするもの、および/または、機械的力を起源とするもの)を大幅に低減することができること、をベースとしている。
【0018】
分離のために有利に使用することができる機械的力は、ブロックの外部から印加された応力とすることも、また、ブロック内に存在する内部応力とすることも、できる。
【0019】
各ステージは、記載された順序で順次的に行われることが好ましいけれども、ある種の応用においては、ステージaとステージbとを、同じステージとして行うことができる。さらに、ステージbとステージcとを、同じステージとして行うこともできる。
【0020】
薄膜の製造を意図した本発明による方法の特別の実施態様においては、脆弱化ゾーンを、ブロックのほぼ平面状表面に対してほぼ平行に延在するようにして形成し、これにより、ブロック内において、表層薄膜の形態とされた表層部分を規定することができる。
【0021】
ほぼ平面状表面という用語は、平均面がフラットであるような面を意味するものとして、理解される。しかしながら、ほぼ平面状表面は、表面粗さ値が数十nm〜数百nmという範囲の微小な表面粗さを有することができる。本発明者らは、また、例えば10nmというRMS(二乗平均の平方根)値といったような微小表面粗さを有した表面にわたっての打込が、脆弱化機構およびその後の劈開を妨害しないことを示すことができる。この事実は、この表面粗さが、移送後における薄膜の自由表面の表面粗さと同程度であることにより、興味深い。したがって、この状況においては、表面研磨を行うことなく、同一基板を、数回にわたってリサイクルすることができる。
【0022】
有利には、脆弱化された埋設ゾーンは、打込によって形成することができる。
【0023】
このような打込には、例えば、材料ブロック内に、マイクロキャビティからなる薄いフィルム部分を形成し得るようなガス種の打込がある。この薄いフィルム部分は、切り取られるべき表層部分を規定し、材料ブロックを局所的に脆弱化する。
【0024】
ここでのガス種という用語は、例えば原子状の形態(例えば、H)や分子状の形態(例えば、H )やイオンの形態(例えば、H、H )や同位体の形態(例えば、重水素)やあるいは同位体イオンの形態といったような、例えば水素やあるいは希ガスといったような、元素として理解されるであろう。
【0025】
さらに、打込という用語は、例えばイオン衝撃や拡散等といったような、上記ガス種をブロック内へと導入するためのすべての技術を意味している。これら技術は、個別的に実施することも、あるいは、複数のものを組み合わせて実施することも、できる。
【0026】
打込技術の例としては、上記の各文献を参照することができる。いずれにしても、分離開始ゾーンの形成のおかげで、本発明においては、脆弱化ゾーンを形成するために実施されるガス種打込照射量を、低減することができる。照射量を低減したことにより、薄膜または切取部材の表面状態の乱れを低減することができ、よって、表面粗さを制御することができる。
【0027】
本発明の特別の実施形態においては、打込を、過剰照射量によって局所的に行うことができ、これにより、分離開始ゾーンを形成することができる。この場合には、第1分離手段は、過剰照射に対応している。
【0028】
この可能性は、高照射量打込を、材料ブロックの狭い領域においてのみ行う限りにおいて、非常に興味深い。それ以外の領域においては、上述したように、ずっと小さな照射量を使用することによって、脆弱化ゾーンを形成することができる。
【0029】
分離開始ゾーンは、脆弱化ゾーンの延長として、脆弱化ゾーンと同じ平面内に形成することができる。分離開始ゾーンの形成起点が、脆弱化ゾーンがなす平面とは異なる平面において形成された場合には、分離開始ゾーンが伝搬することによって、脆弱化ゾーンへと到達することができる。
【0030】
分離開始ゾーンの形成に際しては、いくつかの可能性を提示することができる。
【0031】
第1の可能性においては、脆弱化ゾーンの形成において使用されたのとは異なるガス種のイオン打込によって、分離開始ゾーンを形成することができる。
【0032】
他の可能性においては、ブロック内にツールを挿入することによって、分離開始ゾーンを形成することができる。この場合には、第1分離手段は、ツールの挿入に対応する。
【0033】
他の可能性においては、ブロック上における流体の局所的注入によって、分離開始ゾーンを形成することができる。この場合には、第1分離手段は、流体の注入に対応する。
【0034】
さらに他の可能性においては、ブロックの局所的熱処理によって、分離開始ゾーンを形成することができる。この場合には、第1分離手段は、局所的熱処理に対応する。
【0035】
本発明による方法を、薄膜の形成に対して応用する場合には、薄膜の厚さによっては、分離ステージcを行う前に、有利には、薄膜に対して補強材を一体化することができる。補強材は、任意の成膜技術を使用することによって、切り取られるべき薄膜に対して接触するようにして、材料ブロックの表面に成膜することができる。補強材は、また、分子接着によって、あるいは、バインダ(接着剤)を使用した接着によって、薄膜に対して一体化することもできる。
【0036】
これに対し、薄膜または切取材料が、十分に厚い場合には、あるいは、分裂することなく十分に剛直な材料である場合には、補強材の存在は、不要である。以下においては、分離時に分裂しないよう十分に厚くまた剛直な部材または層については、『自立性の』部材または層と称することとする。
【0037】
【発明の実施の形態】
本発明の他の特徴点や利点は、添付図面を参照しつつ、以下の説明を読むことにより、明瞭となるであろう。以下の説明は、単なる例示として与えられるものであり、本発明を何ら限定するものではない。
【0038】
複数の図面にわたっては、同一のまたは同様のまたは等価な部材には、実施形態どうしの関連性の参照を容易とするため、同一の参照符号が付されている。
【0039】
さらに、様々な図面が、また、様々な図面における様々な部材が、同一のスケールで図示されていないことを、指摘しておく。これは、図面の理解を、より明瞭とするためである。
【0040】
図1Aは、基板(10)を示している。基板(10)は、上述したように、均質であるようなまたはそうではないような、材料ブロックから構成されている。このブロックは、例えば、半導性のあるいは圧電性のあるいは強誘電性の材料からなるインゴットまたはプレートとすることができる。ブロックは、前処理することができる、あるいは、前処理しないこともできる。前処理されているかどうかは別として、ブロックが半導体プレートである場合には、これは、例えばシリコン基板とすることができる。
【0041】
例えば100keVというエネルギーでもってかつ7×1016/cmという程度の照射量でもって水素のイオン打込を行うことにより、基板内に脆弱化ゾーン(12)を形成することができる。脆弱化ゾーンは、不純物の打込が行われた基板表面に対して平行な平面にほぼ沿って延在している。図に示す例においては、不純物は、基板面(18)を通して打ち込まれている。この基板面(18)は、以下においては、表層面と称される。基板(10)においては、脆弱化ゾーンは、表層薄膜(14)と、バルク部(16)と、を規定している。
【0042】
図1Bは、薄膜(14)の表層面を、ターゲット基板と称されるとともに薄膜に対しての補強材を構成することができる第2基板(20)上へと、取り付けた様子を示している。第2基板(20)は、例えば、通常は石英と称される溶融石英から形成された基板とすることができる。
【0043】
基板(20)に対しての層(14)の接着は、分子接着によって直接的に行うことができる、あるいは、図1に示すように、薄膜および基板の一方または双方上に設置された少なくとも1つの材料層(22)の介在によっても行うことができる。後者の場合には、介在層(22)は、分子接着を促進させるものとして(例えば、SiO )、あるいは、接着性物質を形成するものとして(例えば、接着剤層)、選択される。
【0044】
接合すべき2つの基板の面どうしの間において直接的に分子接着を行う場合には、基板は、例えば、接合面を親水性とすることを意図した化学的クリーニング処理を受ける。接合面どうしを接触させた後には、可能であれば、両基板に対して、接着力を強化することを意図した第1熱処理を施すことができる。この熱処理は、例えば、300℃で2時間という程度の熱供給量で行われる。
【0045】
図1Cは、基板(10)内における分離開始ゾーン(30)の形成を示している。分離開始ゾーン(30)は、基板(10)のうちの、図面上において側方面をなす外面(32)を起点として、脆弱化ゾーン(12)のところにまで、延在している。分離開始ゾーンは、図面上においては矢印(34)によって模式的に示されているような様々な手段により、誘発することができる。このような手段は、脆弱化ゾーンの高さ位置における、水や他の流体の注入や、あるいは、ブレード等のツールの挿入、とすることができる。
【0046】
他の可能性においては、分離開始ゾーンは、基板のエッジ領域に限定された過照射量でのイオン打込によって、誘発することができる。そのようなエッジ領域は、図においては符号(36)によって示されている。
【0047】
明らかなように、過照射は、例えば中央領域といったような、基板の他の領域においても行うことができる。
【0048】
イオン打込によって分離開始ゾーンを形成する場合には、分離開始ゾーンの形成は、可能であれば、脆弱化ゾーンの形成のために実施されるイオン打込と同じ打込ステージにおいて行うことができる。上述の数値例の場合には、領域(36)は、例えば9×1016/cmという照射量でもって、過剰な打込が行われる。
【0049】
さらなる可能性においては、分離開始ゾーンは、(例えば、レーザーや局所的熱源を使用することにより)局所的に基板を過熱することによって、誘発することができる。
【0050】
ここでの説明においては、『分離開始ゾーン』という用語が、分離が既に開始されている領域のことも、また、後に行われることとなる実際の分離ステージにおいて分離の起点となるような特に脆い領域のことも、意味していることに注意されたい。
【0051】
破線による矢印(34a)は、複数の分離開始ゾーンを形成するという可能性を示している。
【0052】
図1Dは、薄膜(14)と、基板のバルク部(16)と、の間の最終的分離ステージを示している。分離は、圧力という形態においてあるいは剪断力や引剥し力といったような引っ張り力という形態において機械的力を印加することにより、あるいはこれに代えてあるいはこれに加えて、熱処理を行うことにより、補助することができる。例えば、上述の条件においては、完全な分離を行うために、350℃で数分間という熱処理を行うことができる。両部材の分離を行うために使用される熱供給量は、例えば基板どうしの接着力を増強するための熱処理といったような、それ以前に既に行われた熱処理を考慮したものとされる。いずれにしても、分離開始ゾーンを使用することによって、熱供給量が低減される。
【0053】
以上により、ターゲット基板(20)の表面に薄膜(14)を有して形成された構造が得られる。
【0054】
第1基板のバルク部(16)は、その後におけるさらなる薄膜の切取のために再使用することができる。可能であれば、バルク部は、他の材料からなる他の薄膜の支持体の役割をなすようにして、ターゲット基板として機能することもできる。
【0055】
図1A〜図1Dに示された方法によれば、例えば、シリコン基板上に、LiNbO やLiTaO やSrTiO といったような、半導体材外の材料を備えてなる構造といったような、他の構造を同様にして得ることができる。また別の場合には、III−V半導体材料からなる層を、シリコン基板上へとあるいはさらなるIII−V半導体基板上へと、移送することができる。また、この方法を実施することによって、SOI(シリコン・オン・インシュレータ)タイプの基板を得ることもできる。
【0056】
以下の例示は、SOI支持体/P13の製造に関して使用し得るプロセスパラメータの一例である。
【0057】
第1ステージにおいては、表面酸化されたシリコンからなる標準的プレートにおいて、例えば100keVというエネルギーでかつ7×1016/cmという照射量でもって水素のイオン打込を行う。このイオン打込により、脆弱化ゾーンによって制限された薄膜を得ることができる。9×1016/cmという局所的過剰照射を、脆弱化ゾーンの周縁部において行う。この過剰照射により、本発明における意味合いでの分離開始ゾーンを形成することができる。プレートのエッジにおいて形成される分離開始ゾーンの場合には、プレートのエッジから1〜2cmという長さにわたって、分離開始ゾーンを形成することができる。酸化層が付着されている他のシリコンプレート上に、このプレートを取り付けた後に、熱処理による分離操作を行う。350℃で4時間にわたって熱処理を行うことにより、分離開始ゾーンを起点として広がり始めさらに脆弱化ゾーン全体へと広がるような分離が得られることがわかる。
【0058】
分離開始ゾーンが存在しない場合でも、分離を引き起こすことができる。それでも分離開始ゾーンがない場合には、350℃で11時間にわたる熱処理を必要とする。このことは、本発明の結果として、基板に対して印加される熱供給量が大幅に低減されることを示している。
【0059】
図2Aは、本発明の実施に際しての第2の可能性における第1ステージを示す図であって、図1Aと同じ図である。したがって、この図2Aに関しては、上記の説明を参照することができる。
【0060】
図2Bは、分離開始ゾーン(30)の形成を示している。脆弱化ゾーン(12)の高さ位置近傍において分離開始ゾーン(30)が使用されていること、さらに、薄膜(14)の表面(18)が、そのままの状態とされていることが、わかる。
【0061】
図2Cは、最終ステージをなす分離ステージを示している。この場合の分離は、薄膜(14)に対して補強材を付設することなく、行われている。このような方法の実施は、特に、自立性薄膜の形成に際して適用される。
【0062】
図3A〜図3Dは、本発明の実施に際してのさらに他の可能性を示している。図3Aおよび図3Bは、図1Aおよび図1Bと同じであるので、再度の説明を省略する。
【0063】
図3Cは、分離開始ゾーン(30)の形成を示す図であって、脆弱化ゾーン(12)の高さ位置以外のところに、分離手段(34)を適用することができることを示している。図3Cの例においては、例えばブレードといったようなツールが、第1基板(10)とターゲット基板(20)との間の境界の高さ位置において、構造の側部(32)上に挿入される。例えば、ツールは、介在層(22)が存在している場合には、介在層(22)の高さ位置において挿入される。例えば数μmの程度あるいはそれ以下といったように、薄膜の厚さが比較的薄いことにより、第1基板(10)内において脆弱化されたゾーンまでの距離が短いことにより、分離開始ゾーンは、薄膜層を通過して広がり、脆弱化ゾーン(12)へと到達する。
【0064】
図3Dは、最終ステージをなす分離ステージを示しており、この場合には、分離は、分離開始ゾーン(30)を起点として、脆弱化ゾーンに沿って薄膜表面全体にわたって広がっている。
【0065】
上述したように、分離開始ゾーンが存在していることにより、最終ステージにおける熱供給量を低減することができる、および/または、脆弱化ゾーンの形成のためのイオン打込照射量を低減することができる。最終ステージにおける熱供給量、および、脆弱化ゾーン形成のためのイオン打込照射量という2つのパラメータに対して作用することにより、バルク部(16)の表面粗さを制御することができ、結局は、薄膜(14)の表面粗さを制御することができる。
【0066】
[参考文献]
[1]仏国特許出願公開明細書第2 681 472号、米国特許明細書第5,374,564号
[2]仏国特許出願公開明細書第2 773 261号
[3]仏国特許出願公開明細書第2 748 851号
[4]仏国特許出願公開明細書第9 909 007号
[5]米国特許明細書第5,994,207号
[6]欧州特許出願公開明細書第0 925 888号
[7]仏国特許出願公開明細書第2 748 851号
【図面の簡単な説明】
【図1】図1A〜図1Dは、基板を示す概略的な断面図であって、本発明による方法に基づく、補強材によって支持された薄膜の切取方法における各ステージを示している。
【図2】図2A〜図2Cは、基板を示す概略的な断面図であって、本発明による方法に基づく、自立性薄膜の切取方法における各ステージを示している。
【図3】図3A〜図3Dは、基板を示す概略的な断面図であって、図1A〜図1Dに示す方法の変形例に基づく、補強材によって支持された薄膜の切取方法における各ステージを示している。
【符号の説明】
10 基板、第1基板(材料ブロック)
12 脆弱化ゾーン(脆弱化された埋設ゾーン)
14 薄膜、表層薄膜(表層部分)
16 バルク部(残部)
30 分離開始ゾーン
36 エッジ領域(分離開始ゾーン)

Claims (12)

  1. 材料ブロック(10)を切り取るための方法であって、
    (a)前記ブロック(10)内において、イオン導入という少なくとも1つのステージによって脆弱化された埋設ゾーン(12)を形成し、この埋設ゾーンにより、前記ブロックにおいて少なくとも1つの表層部分(14)を規定し、
    (b)ツールの挿入、流体の注入、熱処理、および/または、先のステージにおいて導入されたイオン導入とはイオン特性が相違するイオン打込、の中から選択された第1分離手段を使用することによって、前記脆弱化されたゾーンの高さ位置において少なくとも1つの分離開始ゾーン(30,36)を形成し、
    (c)熱処理、および/または、前記表層部分と前記脆弱化されたゾーンとの間に作用する機械的力の印加、の中から選択されかつ前記第1分離手段とは異なる第2分離手段を使用することによって、前記分離開始ゾーン(30,36)を起点として、前記脆弱化ゾーンの高さ位置において、前記ブロックの前記表層部分(14)を、バルク部と称される残部(16)から分離する、
    ことを特徴とする方法。
  2. 請求項1記載の方法において、
    前記分離開始ゾーンを、前記ブロックの周縁全体にわたってあるいは周縁の一部にわたって、あるいはこれに代えてあるいはこれに加えて、前記ブロックの局所的内方領域上において、形成することを特徴とする方法。
  3. 請求項1記載の方法において、
    前記脆弱化ゾーンを、前記ブロックのほぼ平面状表面に対してほぼ平行に延在するようにして形成し、これにより、前記ブロック内において、表層薄膜の形態とされた表層部分を規定することを特徴とする方法。
  4. 請求項1記載の方法において、
    前記ステージaと前記ステージbとを、同じステージとすることを特徴とする方法。
  5. 請求項1記載の方法において、
    前記ステージbと前記ステージcとを、同じステージとすることを特徴とする方法。
  6. 請求項1記載の方法において、
    前記分離開始ゾーン(36)の形成を、過剰照射量による局所的打込によって行うことを特徴とする方法。
  7. 請求項1記載の方法において、
    前記ステージcにおいては、前記ブロックの外部から印加された力の形態で、あるいはこれに代えてあるいはこれに加えて、前記ブロック内に存在する内部応力の形態で、機械的力を印加することを特徴とする方法。
  8. 請求項3記載の方法において、
    前記ステージcを行う前に、前記表層薄膜に対して、補強材を接触させることを特徴とする方法。
  9. 請求項8記載の方法において、
    前記補強材を形成する少なくとも1つの材料層を、前記表層薄膜上に成膜することを特徴とする方法。
  10. 請求項8記載の方法において、
    接着剤を使用することによりあるいはこれに代えてあるいはこれに加えて分子接触接着を使用することにより、前記表層薄膜を、前記補強材に対して一体化することを特徴とする方法。
  11. 請求項1記載の方法において、
    前記ステージcを行った後に、前記材料ブロックの前記バルク部(16)を、新たな表層部分の切取のために再使用することを特徴とする方法。
  12. 請求項1記載の方法において、
    前記ステージcを行った後に、前記材料ブロックの前記バルク部(16)を、他のブロックの表層部分に対しての補強材として再使用することを特徴とする方法。
JP2002509103A 2000-07-12 2001-07-11 材料ブロックを切り取るための方法ならびに薄膜の形成方法 Expired - Lifetime JP5111713B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0009129A FR2811807B1 (fr) 2000-07-12 2000-07-12 Procede de decoupage d'un bloc de materiau et de formation d'un film mince
FR00/09129 2000-07-12
PCT/FR2001/002239 WO2002005344A1 (fr) 2000-07-12 2001-07-11 Procede de decoupage d'un bloc de materiau et de formation d'un film mince

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012094512A Division JP2012160754A (ja) 2000-07-12 2012-04-18 材料ブロックを切り取るための方法ならびに薄膜の形成方法

Publications (3)

Publication Number Publication Date
JP2004503111A true JP2004503111A (ja) 2004-01-29
JP2004503111A5 JP2004503111A5 (ja) 2012-06-07
JP5111713B2 JP5111713B2 (ja) 2013-01-09

Family

ID=8852419

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2002509103A Expired - Lifetime JP5111713B2 (ja) 2000-07-12 2001-07-11 材料ブロックを切り取るための方法ならびに薄膜の形成方法
JP2012094512A Pending JP2012160754A (ja) 2000-07-12 2012-04-18 材料ブロックを切り取るための方法ならびに薄膜の形成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012094512A Pending JP2012160754A (ja) 2000-07-12 2012-04-18 材料ブロックを切り取るための方法ならびに薄膜の形成方法

Country Status (11)

Country Link
US (2) US7029548B2 (ja)
EP (1) EP1299905B1 (ja)
JP (2) JP5111713B2 (ja)
KR (1) KR100854799B1 (ja)
AT (1) ATE392711T1 (ja)
AU (1) AU2001276432A1 (ja)
DE (1) DE60133649T2 (ja)
FR (1) FR2811807B1 (ja)
MY (1) MY137543A (ja)
TW (1) TW505962B (ja)
WO (1) WO2002005344A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007072632A1 (ja) * 2005-12-20 2007-06-28 Shin-Etsu Chemical Co., Ltd. Soi基板およびsoi基板の製造方法
JP2010103488A (ja) * 2008-08-28 2010-05-06 Silicon Genesis Corp 制御伝搬を利用する膜のレイヤトランスファ
JP2012507870A (ja) * 2008-10-30 2012-03-29 コーニング インコーポレイテッド 有向性の剥離を利用する、半導体・オン・インシュレータ構造を生産するための方法および装置
KR20130036155A (ko) * 2011-10-03 2013-04-11 소이텍 실리콘-온-절연체 구조 제조 방법
WO2014080563A1 (ja) * 2012-11-21 2014-05-30 信越半導体株式会社 Soiウェーハの製造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
KR100467837B1 (ko) * 2002-05-17 2005-01-24 주식회사 실트론 에스오아이 웨이퍼 제조방법
FR2842647B1 (fr) 2002-07-17 2004-09-17 Soitec Silicon On Insulator Procede de transfert de couche
FR2845518B1 (fr) 2002-10-07 2005-10-14 Commissariat Energie Atomique Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur
JP2004140267A (ja) 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
FR2847076B1 (fr) * 2002-11-07 2005-02-18 Soitec Silicon On Insulator Procede de detachement d'une couche mince a temperature moderee apres co-implantation
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
ATE397289T1 (de) * 2003-01-24 2008-06-15 Soitec Silicon On Insulator Schichtübertragungsverfahren
FR2850390B1 (fr) * 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
US7122095B2 (en) 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
WO2004101747A2 (en) * 2003-05-07 2004-11-25 The General Hospital Corporation Identification and use of gpr54 and its ligands for reproductive disorders and contraception
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
EP1652229A1 (en) * 2003-08-04 2006-05-03 S.O.I.Tec Silicon on Insulator Technologies Method of detaching a semiconductor layer
FR2858715B1 (fr) * 2003-08-04 2005-12-30 Soitec Silicon On Insulator Procede de detachement de couche de semiconducteur
FR2861497B1 (fr) * 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
JP4879737B2 (ja) * 2004-01-29 2012-02-22 ソワテク 半導体層の分離方法
FR2889887B1 (fr) * 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
JP4781082B2 (ja) * 2005-10-24 2011-09-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2925221B1 (fr) * 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2947098A1 (fr) * 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
KR101145074B1 (ko) * 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
US8196546B1 (en) * 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US9257339B2 (en) * 2012-05-04 2016-02-09 Silicon Genesis Corporation Techniques for forming optoelectronic devices
CN104507853B (zh) 2012-07-31 2016-11-23 索泰克公司 形成半导体设备的方法
CN106601663B (zh) * 2015-10-20 2019-05-31 上海新昇半导体科技有限公司 Soi衬底及其制备方法
DE102016118268A1 (de) * 2016-09-27 2018-03-29 Infineon Technologies Ag Verfahren zum Bearbeiten eines einkristallinen Substrats und mikromechanische Struktur
FR3083004B1 (fr) * 2018-06-22 2021-01-15 Commissariat Energie Atomique Dispositif transducteur piezoelectrique et procede de realisation d'un tel dispositif

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09237884A (ja) * 1996-02-28 1997-09-09 Canon Inc 半導体基板の作製方法
JPH10200080A (ja) * 1996-11-15 1998-07-31 Canon Inc 半導体部材の製造方法
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JPH11317509A (ja) * 1998-02-18 1999-11-16 Canon Inc 複合部材とその分離方法、及びそれを利用した半導体基体の製造方法
JP2000068172A (ja) * 1998-08-26 2000-03-03 Canon Inc 試料の分離装置及び分離方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028149A (en) * 1976-06-30 1977-06-07 Ibm Corporation Process for forming monocrystalline silicon carbide on silicon substrates
DE2849184A1 (de) * 1978-11-13 1980-05-22 Bbc Brown Boveri & Cie Verfahren zur herstellung eines scheibenfoermigen silizium-halbleiterbauelementes mit negativer anschraegung
CN1018844B (zh) * 1990-06-02 1992-10-28 中国科学院兰州化学物理研究所 防锈干膜润滑剂
US5300788A (en) * 1991-01-18 1994-04-05 Kopin Corporation Light emitting diode bars and arrays and method of making same
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
US5400458A (en) * 1993-03-31 1995-03-28 Minnesota Mining And Manufacturing Company Brush segment for industrial brushes
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびsoi基板の製造方法
CN1132223C (zh) * 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2747506B1 (fr) * 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748850B1 (fr) * 1996-05-15 1998-07-24 Commissariat Energie Atomique Procede de realisation d'un film mince de materiau solide et applications de ce procede
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
KR100232886B1 (ko) * 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
FR2756847B1 (fr) * 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique
JP3667079B2 (ja) * 1997-03-26 2005-07-06 キヤノン株式会社 薄膜の形成方法
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
CA2290104A1 (en) * 1997-05-12 1998-11-19 Silicon Genesis Corporation A controlled cleavage process
US6162705A (en) * 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6103599A (en) * 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
US5920764A (en) * 1997-09-30 1999-07-06 International Business Machines Corporation Process for restoring rejected wafers in line for reuse as new
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6418999B1 (en) 1997-12-26 2002-07-16 Cannon Kabushiki Kaisha Sample separating apparatus and method, and substrate manufacturing method
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
TW437078B (en) * 1998-02-18 2001-05-28 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
JP3932369B2 (ja) * 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Soi基板およびその製造方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
FR2784795B1 (fr) * 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
WO2000063965A1 (en) * 1999-04-21 2000-10-26 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
FR2796491B1 (fr) 1999-07-12 2001-08-31 Commissariat Energie Atomique Procede de decollement de deux elements et dispositif pour sa mise en oeuvre
US6263941B1 (en) * 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
AU2001254866A1 (en) * 2000-04-14 2001-10-30 S.O.I.Tec Silicon On Insulator Technologies Method for cutting out at least a thin layer in a substrate or ingot, in particular made of semiconductor material(s)
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
FR2818010B1 (fr) * 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
FR2823373B1 (fr) * 2001-04-10 2005-02-04 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6593212B1 (en) * 2001-10-29 2003-07-15 The United States Of America As Represented By The Secretary Of The Navy Method for making electro-optical devices using a hydrogenion splitting technique
FR2834820B1 (fr) * 2002-01-16 2005-03-18 Procede de clivage de couches d'une tranche de materiau
US6607969B1 (en) * 2002-03-18 2003-08-19 The United States Of America As Represented By The Secretary Of The Navy Method for making pyroelectric, electro-optical and decoupling capacitors using thin film transfer and hydrogen ion splitting techniques
US6767749B2 (en) * 2002-04-22 2004-07-27 The United States Of America As Represented By The Secretary Of The Navy Method for making piezoelectric resonator and surface acoustic wave device using hydrogen implant layer splitting

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09237884A (ja) * 1996-02-28 1997-09-09 Canon Inc 半導体基板の作製方法
JPH10200080A (ja) * 1996-11-15 1998-07-31 Canon Inc 半導体部材の製造方法
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JPH11317509A (ja) * 1998-02-18 1999-11-16 Canon Inc 複合部材とその分離方法、及びそれを利用した半導体基体の製造方法
JP2000068172A (ja) * 1998-08-26 2000-03-03 Canon Inc 試料の分離装置及び分離方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007072632A1 (ja) * 2005-12-20 2007-06-28 Shin-Etsu Chemical Co., Ltd. Soi基板およびsoi基板の製造方法
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Soi基板およびsoi基板の製造方法
US7892934B2 (en) 2005-12-20 2011-02-22 Shin-Etsu Chemical Co., Ltd. SOI substrate and method for manufacturing SOI substrate
JP2010103488A (ja) * 2008-08-28 2010-05-06 Silicon Genesis Corp 制御伝搬を利用する膜のレイヤトランスファ
JP2012507870A (ja) * 2008-10-30 2012-03-29 コーニング インコーポレイテッド 有向性の剥離を利用する、半導体・オン・インシュレータ構造を生産するための方法および装置
JP2012507868A (ja) * 2008-10-30 2012-03-29 コーニング インコーポレイテッド 有向表面剥離を用いる絶縁体上半導体構造作成方法及び装置
KR20130036155A (ko) * 2011-10-03 2013-04-11 소이텍 실리콘-온-절연체 구조 제조 방법
JP2013080917A (ja) * 2011-10-03 2013-05-02 Soytec シリコンオンインシュレーター構造体の製造方法
KR101970221B1 (ko) 2011-10-03 2019-08-13 소이텍 실리콘-온-절연체 구조 제조 방법
WO2014080563A1 (ja) * 2012-11-21 2014-05-30 信越半導体株式会社 Soiウェーハの製造方法
US9378999B2 (en) 2012-11-21 2016-06-28 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer

Also Published As

Publication number Publication date
TW505962B (en) 2002-10-11
DE60133649T2 (de) 2009-05-20
JP5111713B2 (ja) 2013-01-09
US20060191627A1 (en) 2006-08-31
JP2012160754A (ja) 2012-08-23
US7029548B2 (en) 2006-04-18
DE60133649D1 (de) 2008-05-29
AU2001276432A1 (en) 2002-01-21
EP1299905B1 (fr) 2008-04-16
FR2811807A1 (fr) 2002-01-18
EP1299905A1 (fr) 2003-04-09
MY137543A (en) 2009-02-27
FR2811807B1 (fr) 2003-07-04
KR20030015384A (ko) 2003-02-20
ATE392711T1 (de) 2008-05-15
US20030234075A1 (en) 2003-12-25
KR100854799B1 (ko) 2008-08-27
WO2002005344A1 (fr) 2002-01-17

Similar Documents

Publication Publication Date Title
JP2004503111A (ja) 材料ブロックを切り取るための方法ならびに薄膜の形成方法
JP5258146B2 (ja) 同時注入により基板内に脆性領域を生成する方法
JP5296281B2 (ja) 脆弱化された基板およびそのような基板の製造方法
US7498234B2 (en) Method of producing a thin layer of semiconductor material
KR100742240B1 (ko) 과깨짐 형성 단계를 포함하는 박막의 전달 방법
US6946365B2 (en) Method for producing a thin film comprising introduction of gaseous species
US7615463B2 (en) Method for making thin layers containing microcomponents
KR100745700B1 (ko) 가압을 이용한 박막 제조방법
US6858517B2 (en) Methods of producing a heterogeneous semiconductor structure
JP2001508943A (ja) イオン打込ステップを備えるとともに、イオンから保護された領域を具備した、特に半導体膜からなる、薄膜を得るための方法
JP2003504845A (ja) 薄膜の製造方法、およびかくして得られた膜構造物
KR101526245B1 (ko) 임시 접합을 채용하는 반도체 구조를 제조하기 위한 방법
US7776714B2 (en) Method for production of a very thin layer with thinning by means of induced self-support
US7264996B2 (en) Method for separating wafers bonded together to form a stacked structure
JP3886959B2 (ja) 材料複合体の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111020

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120118

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120125

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20120418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121010

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5111713

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term