JP2002536843A - 内部応力制御のなされた多層構造体、およびその製造方法 - Google Patents
内部応力制御のなされた多層構造体、およびその製造方法Info
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Abstract
(57)【要約】
第一の主要層（１１０ａ）、第一の主要層と接触する少なくとも一つの第一の応力調整層（１３０）、前記第一の応力調整層と貼りあわせにより接触する少なくとも一つの第二の応力調整層（１２０）、および第二の応力調整層と接触する第二の主要層（１１０ｂ）を順番に含み、第一および第二の応力調整層が、第一および第二の主要層と接触する、内部応力を制御した多層構造体である。電子回路およびダイヤフラム装置の構成に適用される。
Description
【０００１】
本発明は、内部応力制御を特徴とする、特に接合または接着、特にウェーハ接
合（分子間接合）により得られる多層構造体およびその製造方法に関する。
合（分子間接合）により得られる多層構造体およびその製造方法に関する。
【０００２】 応力制御のなされた多層構造体とは、一つの構造体が、主要層と呼ばれる少な
くとも２個の層を含み、これらの層の間に引っ張り応力または圧縮応力を有する
構造体を意味する。これらの応力は、構造体の使用目的に応じて決定かつ制御さ
れる。
くとも２個の層を含み、これらの層の間に引っ張り応力または圧縮応力を有する
構造体を意味する。これらの応力は、構造体の使用目的に応じて決定かつ制御さ
れる。
【０００３】 本発明は、マイクロエレクトロニクスの分野で基板または補強材として適用さ
れ、またマイクロメカニカル分野では、たとえばダイヤフラムセンサの製造のた
めに適用される。
れ、またマイクロメカニカル分野では、たとえばダイヤフラムセンサの製造のた
めに適用される。
【０００４】
ウェーハの貼りあわせ（ｗａｆｅｒ ｂｏｎｄｉｎｇ）技術により組み立てら
れる多層構造体の中では、たとえば、ＳＯＩ構造体（絶縁体上のシリコン／ｓｉ
ｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）を挙げることができる。一般に、ＳＯ
Ｉ多層構造体は、支持体の役割をする厚いシリコン層と、酸化シリコンからなる
絶縁層と、シリコンの表面薄膜とを含み、その厚みは、数十ナノメートル〜数十
マイクロメートルである。
れる多層構造体の中では、たとえば、ＳＯＩ構造体（絶縁体上のシリコン／ｓｉ
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Ｉ多層構造体は、支持体の役割をする厚いシリコン層と、酸化シリコンからなる
絶縁層と、シリコンの表面薄膜とを含み、その厚みは、数十ナノメートル〜数十
マイクロメートルである。
【０００５】 ＳＯＩ構造体の製造では、一般に、少なくとも一方が酸化シリコン表面層で被
覆された２枚のシリコンウェーハを、ウェーハ接合（分子間接合）により接触さ
せる。
覆された２枚のシリコンウェーハを、ウェーハ接合（分子間接合）により接触さ
せる。
【０００６】 接触後、ウェーハは、一般に調節雰囲気下で熱処理を受ける。熱処理の目的は
、内部接触を改良し、その結果としてウェーハの接合を改良することにある。
、内部接触を改良し、その結果としてウェーハの接合を改良することにある。
【０００７】 存在する材料、特に酸化シリコンと接触するシリコンが、熱処理時に互いに応
力を課すことがある。応力は、特に、接触する材料の熱膨張係数の差Δｌ／ｌに
関連する。こうした接触面の材料の熱膨張率の差はまた、密接に結合される構造
体の冷却時にさまざまな応力の原因になる。
力を課すことがある。応力は、特に、接触する材料の熱膨張係数の差Δｌ／ｌに
関連する。こうした接触面の材料の熱膨張率の差はまた、密接に結合される構造
体の冷却時にさまざまな応力の原因になる。
【０００８】 一般に、シリコンウェーハ上のＳｉＯ2膜は、特定の温度で製造される場合、
冷却時にウェーハに変形を生じることがある。熱による相対的な変形Δｌ／ｌは
、シリコンに対して約２．６・１０−６／Ｋであり、シリコンの熱酸化により構
成されるＳｉＯ2の酸化物に対しては約５．１０−７／Ｋである。
冷却時にウェーハに変形を生じることがある。熱による相対的な変形Δｌ／ｌは
、シリコンに対して約２．６・１０−６／Ｋであり、シリコンの熱酸化により構
成されるＳｉＯ2の酸化物に対しては約５．１０−７／Ｋである。
【０００９】 シリコンウェーハの片面に酸化膜が形成されると、ウェーハの中心にある撓み
の測定により、応力による変形を量子化することができる。熱膨張係数の差のた
めに、温度が下がると、シリコンウェーハ上で酸化膜の収縮が生じる。この収縮
は、ウェーハの盛り上がりとなって現れる。この盛り上がりは、酸化膜が厚けれ
ば厚いほど顕著であり、表面形状の変形を招くことがある。
の測定により、応力による変形を量子化することができる。熱膨張係数の差のた
めに、温度が下がると、シリコンウェーハ上で酸化膜の収縮が生じる。この収縮
は、ウェーハの盛り上がりとなって現れる。この盛り上がりは、酸化膜が厚けれ
ば厚いほど顕著であり、表面形状の変形を招くことがある。
【００１０】 添付図１〜４は、ウェーハの貼りあわせによる従来の方法で構成されたＳＯＩ
構造体に発生する応力を示す。
構造体に発生する応力を示す。
【００１１】 図１は、薄い熱酸化物層２０ａを表面に有するシリコンウェーハとして、第一
の主要層または支持体１０ａを示している。
の主要層または支持体１０ａを示している。
【００１２】 第一のシリコン主要層１０ａと、表面酸化物層２０ａとから形成されるアセン
ブリがアーチ型になっていることが分かる。酸化物層２０ａの表面は盛り上がっ
ている。
ブリがアーチ型になっていることが分かる。酸化物層２０ａの表面は盛り上がっ
ている。
【００１３】 参照符号１０ｂは、第二の主要層を形成するシリコンウェーハを示しており、
この層の平行な面は平らである。図示された例では、主要層１０ａ、１０ｂは、
最初に同程度の厚みを有する。
この層の平行な面は平らである。図示された例では、主要層１０ａ、１０ｂは、
最初に同程度の厚みを有する。
【００１４】 図２は、主要層１０ａ、１０ｂの接合によって得られる構造体を示す。これら
の層は、酸化物層２０ａにより結合されている。アセンブリは、上記と同様に、
表面酸化物層２０ａへの第二の主要シリコン層１０ｂの貼りあわせ接合を含む。
こうした接合は、熱処理により強化される。
の層は、酸化物層２０ａにより結合されている。アセンブリは、上記と同様に、
表面酸化物層２０ａへの第二の主要シリコン層１０ｂの貼りあわせ接合を含む。
こうした接合は、熱処理により強化される。
【００１５】 接合後に得られる構造体は、殆ど変形していないことが分かる。実際、シリコ
ン主要層の厚みが同程度である場合、各主要層上で酸化物の層が発生する応力は
、補正し合う傾向がある。
ン主要層の厚みが同程度である場合、各主要層上で酸化物の層が発生する応力は
、補正し合う傾向がある。
【００１６】 ＳＯＩタイプ構造体の表面シリコン膜は、一般に、たとえば部品要素の電気的
絶縁への要求に厚みを適合させた薄膜である。この構造体の剛性は、厚いシリコ
ン層によって確保される。
絶縁への要求に厚みを適合させた薄膜である。この構造体の剛性は、厚いシリコ
ン層によって確保される。
【００１７】 かくして、図２の構造体から典型的なＳＯＩ構造体を得るには、シリコン主要
層の一つを薄型化しなければならない。薄型化は、さまざまなＢＳＯＩ（シリコ
ンはめ込み絶縁体「Ｂｏｎｄｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
」）法、ＢＥＳＯＩ（エッチング停止層を備えたＢＳＯＩ「Ｂｏｎｄｅｄ ｗｉ
ｔｈ Ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ」）法で知られている薄型化技術によって行うことができる。この点に関
して、資料（７）を引用することができる（本明細書の末尾参照）。
層の一つを薄型化しなければならない。薄型化は、さまざまなＢＳＯＩ（シリコ
ンはめ込み絶縁体「Ｂｏｎｄｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
」）法、ＢＥＳＯＩ（エッチング停止層を備えたＢＳＯＩ「Ｂｏｎｄｅｄ ｗｉ
ｔｈ Ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ」）法で知られている薄型化技術によって行うことができる。この点に関
して、資料（７）を引用することができる（本明細書の末尾参照）。
【００１８】 シリコン主要層の一つが薄型化されると、酸化シリコン層との境界で発生する
応力がもはや補正されなくなる。
応力がもはや補正されなくなる。
【００１９】 図３、４は、主要層１０ｂ、１０ａの薄型化によってそれぞれ得られる構造体
を示す。これらの構造体は、撓みを有し、シリコン薄膜の面は、それぞれの場合
に盛り上がっている。
を示す。これらの構造体は、撓みを有し、シリコン薄膜の面は、それぞれの場合
に盛り上がっている。
【００２０】 主要層の厚みのみならず、埋め込まれた酸化シリコン層の厚み、すなわち主要
層と薄い表面層との間でサンドイッチ状になった酸化物の層が、最終的に得られ
る構造体の撓みをコントロールするパラメータの一部をなす。
層と薄い表面層との間でサンドイッチ状になった酸化物の層が、最終的に得られ
る構造体の撓みをコントロールするパラメータの一部をなす。
【００２１】 たとえば、マイクロメートル単位の厚みで埋め込まれる熱酸化物の膜２０ａに
対して、得られる撓みの値は、シリコン表面薄膜１０ａの厚みが２５μｍ、シリ
コン主要層の厚みが約５００μｍであるとき、５０μｍより大きいことがある。
シリコン表面膜の厚みが５０μｍ以上に増えた場合、撓みは約２５μｍに減少す
る。これは、酸化物の膜の厚みよりもシリコン膜の厚みが大きいことを示してい
る。
対して、得られる撓みの値は、シリコン表面薄膜１０ａの厚みが２５μｍ、シリ
コン主要層の厚みが約５００μｍであるとき、５０μｍより大きいことがある。
シリコン表面膜の厚みが５０μｍ以上に増えた場合、撓みは約２５μｍに減少す
る。これは、酸化物の膜の厚みよりもシリコン膜の厚みが大きいことを示してい
る。
【００２２】 構造体の変形を少なくするために検討できる措置は、構造体の厚い主要層の背
面と呼ばれる自由面に第二の酸化物膜を設けることにある。この措置により、実
際に、接触前にウェーハの変形を減らすことができる。しかしながら、幾つかの
用途では、背面の酸化物膜を除去することが必要である。ところで、薄型化の後
に、酸化物の膜が背面から除去されると、変形が再び現れ、主に酸化物の膜の厚
みに関連して最終的にＳＯＩ構造体が変形することが分かっている。
面と呼ばれる自由面に第二の酸化物膜を設けることにある。この措置により、実
際に、接触前にウェーハの変形を減らすことができる。しかしながら、幾つかの
用途では、背面の酸化物膜を除去することが必要である。ところで、薄型化の後
に、酸化物の膜が背面から除去されると、変形が再び現れ、主に酸化物の膜の厚
みに関連して最終的にＳＯＩ構造体が変形することが分かっている。
【００２３】 この点に関して、本明細書の末尾に明記した資料（１）を参照することができ
る。
る。
【００２４】 図５に示された別の実施形態によれば、それぞれが酸化物の膜２０ａ、２０ｂ
を表面に備えた２個の主要シリコン層１０ａ、１０ｂを接触させることにより、
応力の影響を減らすように試みることができる。酸化物の膜の厚みは、同程度の
厚みである。しかしながら、層の一つを薄型化するときに構造体に変形が現れる
ことが認められる。さらに、図５に示すように、２個の主要層の最初の撓みが、
酸化物の表面層の表面接触をますます難しいものにしている。これは、適切でな
い接触ゾーンで局部的に発生し、従って、最終構造体に空洞あるいは欠陥が生じ
ることがある。
を表面に備えた２個の主要シリコン層１０ａ、１０ｂを接触させることにより、
応力の影響を減らすように試みることができる。酸化物の膜の厚みは、同程度の
厚みである。しかしながら、層の一つを薄型化するときに構造体に変形が現れる
ことが認められる。さらに、図５に示すように、２個の主要層の最初の撓みが、
酸化物の表面層の表面接触をますます難しいものにしている。これは、適切でな
い接触ゾーンで局部的に発生し、従って、最終構造体に空洞あるいは欠陥が生じ
ることがある。
【００２５】 シリコン層と酸化シリコン層とを結合する構造体に対する上記の変形現象は、
非常に多くの材料の組み合わせに対してみられる。しかしながら、発生する変形
は、接触する材料、また特に、発生する引っ張り応力または圧縮応力のタイプに
応じて変わってくる。
非常に多くの材料の組み合わせに対してみられる。しかしながら、発生する変形
は、接触する材料、また特に、発生する引っ張り応力または圧縮応力のタイプに
応じて変わってくる。
【００２６】 たとえば、図６が示すように、窒化シリコン膜３０をシリコンウェーハ１０に
配置した場合、この蒸着は、実施条件に応じて冷却後に、同じく変形をもたらす
様々な応力を発生することがある。
配置した場合、この蒸着は、実施条件に応じて冷却後に、同じく変形をもたらす
様々な応力を発生することがある。
【００２７】 窒化シリコンとシリコンとの間の応力は、材料に本質的な原因があるが、熱膨
張率の差に関連する熱による原因を同様に有する。たとえば、化学気相成長法（
ＣＶＤ）により得られる窒化シリコン膜の熱膨張率は、約４．２・１０−６／Ｋ
であるが、この熱膨張率は、シリコンに対しては２．６・１０−６／Ｋである。
窒化シリコンの蒸着は高温で行われるので、冷却時に強い応力が現れる。
張率の差に関連する熱による原因を同様に有する。たとえば、化学気相成長法（
ＣＶＤ）により得られる窒化シリコン膜の熱膨張率は、約４．２・１０−６／Ｋ
であるが、この熱膨張率は、シリコンに対しては２．６・１０−６／Ｋである。
窒化シリコンの蒸着は高温で行われるので、冷却時に強い応力が現れる。
【００２８】 しかし、たとえば図６と図１を比較すると、窒化シリコン３０の層の表面は、
酸化シリコン層２０ａの凸面とは反対にへこんでいる。
酸化シリコン層２０ａの凸面とは反対にへこんでいる。
【００２９】 こうした曲率の差は、窒化シリコンと酸化シリコンが、シリコン主要支持体に
構成される時に、ほぼ反対の応力を有することとなって現れる（引っ張り応力−
圧縮応力）。
構成される時に、ほぼ反対の応力を有することとなって現れる（引っ張り応力−
圧縮応力）。
【００３０】 図６に従って窒化シリコン膜でそれぞれ被覆された２個のシリコン主要層の結
合は、窒化物の膜が向かい合うときに、同様に接着性または接触品質の問題を提
起する。特に、窒化シリコン層の間の境界領域に気泡が形成され、最終構造体に
局部的に欠陥を発生することがある。
合は、窒化物の膜が向かい合うときに、同様に接着性または接触品質の問題を提
起する。特に、窒化シリコン層の間の境界領域に気泡が形成され、最終構造体に
局部的に欠陥を発生することがある。
【００３１】 上記の問題の明確な説明については、本明細書の巻末に挙げた、様々な層の間
の接触応力に関する資料（２）、（３）、（４）、（５）、（６）を参照された
い。
の接触応力に関する資料（２）、（３）、（４）、（５）、（６）を参照された
い。
【００３２】 特に資料（３）は、シリコンウェーハの表面に形成された酸化シリコン表面膜
が発生する応力の影響を、第二の窒化シリコン膜によりこの表面膜を被覆するこ
とによって補正可能であることを示している。
が発生する応力の影響を、第二の窒化シリコン膜によりこの表面膜を被覆するこ
とによって補正可能であることを示している。
【００３３】 このようにしてほぼ平らな構造体を得ることができる。
【００３４】 第二の膜（窒化物）の厚みは、平らな面を持つ構造体を最終的に得るために正
確に制御しなければならない。
確に制御しなければならない。
【００３５】 層の間で発生する応力は、たとえば連続蒸着により製造される層の場合のよう
に、単に接触材料に関連するだけではなく、層間のウェーハの貼りあわせの品質
にも関連する。
に、単に接触材料に関連するだけではなく、層間のウェーハの貼りあわせの品質
にも関連する。
【００３６】 かくして、資料（３）に従って構造体が被る後処理、すなわち他の層とこのよ
うな構造体との結合は、応力の均衡を変化させるので、構造体の最終応力の制御
が難しくなる。
うな構造体との結合は、応力の均衡を変化させるので、構造体の最終応力の制御
が難しくなる。
【００３７】
本発明の目的は、少なくとも一つの貼りあわせステップを含み、異なる材料層
を結合した後で構造体に現れる応力を正確に制御できる多層構造体の製造方法を
提案することにある。
を結合した後で構造体に現れる応力を正確に制御できる多層構造体の製造方法を
提案することにある。
【００３８】 特に、本発明の目的は、平ら、または所定の撓みを有する最終構造体を得るた
めに、応力を変化させて調整可能な、上記方法を提案することにある。
めに、応力を変化させて調整可能な、上記方法を提案することにある。
【００３９】 本発明の目的は、応力を制御した構造体を得るために、貼りあわせを使用する
ことによって少なくとも一つの結晶層を変位可能にすることにある。
ことによって少なくとも一つの結晶層を変位可能にすることにある。
【００４０】 本発明の目的はまた、異なる材料の層の間の境界領域で接触欠陥のない構造体
を実現可能な、上記の方法を提案することにある。
を実現可能な、上記の方法を提案することにある。
【００４１】 本発明の目的はさらに、この構造体の製造の前処理または後処理を考慮に入れ
ることができ、たとえば分離を得るための注入処理といった工業利用の要求に適
合する方法を提案することにある。
ることができ、たとえば分離を得るための注入処理といった工業利用の要求に適
合する方法を提案することにある。
【００４２】
これらの目的に到達するために、より詳しくは、本発明は、少なくとも２つの
応力調整層の積層により互いに結合され、所定の構造応力を有し、主要層と呼ば
れる少なくとも一つの第一および第二の層を含む、多層構造体の製造方法を目的
とし、 ａ） 第一の主要層に第一の応力調整層を設け、第二の主要層と第一の応力調整
層とのいずれかに、少なくとも一つの第二の応力調整層を設け、 ｂ） 応力調整層を介して第一および第二の主要層の接合を実施し（有利には、
前記接合が、層間の貼りあわせ接合（分子間接合）を含み）、第一および第二の
調整層が、方法終了時にこの構造体で前記所定の構造体応力を得られるような厚
みで複数の材料から構成される。
応力調整層の積層により互いに結合され、所定の構造応力を有し、主要層と呼ば
れる少なくとも一つの第一および第二の層を含む、多層構造体の製造方法を目的
とし、 ａ） 第一の主要層に第一の応力調整層を設け、第二の主要層と第一の応力調整
層とのいずれかに、少なくとも一つの第二の応力調整層を設け、 ｂ） 応力調整層を介して第一および第二の主要層の接合を実施し（有利には、
前記接合が、層間の貼りあわせ接合（分子間接合）を含み）、第一および第二の
調整層が、方法終了時にこの構造体で前記所定の構造体応力を得られるような厚
みで複数の材料から構成される。
【００４３】 たとえば、第一の調整層および第二の調整層は、第一の主要層および第二の主
要層の上にそれぞれ別個にある場合（すなわち接合前）、反対方向の変形を引き
起こすように選択される（製造タイプ、性質、厚み）。こうした変形は、必ずし
も同程度に行われるわけではない。
要層の上にそれぞれ別個にある場合（すなわち接合前）、反対方向の変形を引き
起こすように選択される（製造タイプ、性質、厚み）。こうした変形は、必ずし
も同程度に行われるわけではない。
【００４４】 幾つかの実施形態では、少なくとも一つの調整層の上に中間層が配置され、所
望の多層構造体を得られるようにしている。
望の多層構造体を得られるようにしている。
【００４５】 有利なことには、その後、ステップｂ）の後に、この構造体で前記所定の構造
体応力を調整するのに十分な温度と時間による熱処理を実施することができる。
体応力を調整するのに十分な温度と時間による熱処理を実施することができる。
【００４６】 好適な実施形態によれば、貼りあわせ接合は、ウェーハの貼りあわせ接合とす
ることができる。
ることができる。
【００４７】 本発明は、また、蝋付け、融着、接着剤による接合、層間の相互拡散、または
、これらの様々な技術の組み合わせの中から選択された接合を用いることができ
る。これらの技術では、接合が、いわゆる接合層によって行われる。接合層は、
調整層の間か、あるいは一つの調整層と対応する主要層との間にある。
、これらの様々な技術の組み合わせの中から選択された接合を用いることができ
る。これらの技術では、接合が、いわゆる接合層によって行われる。接合層は、
調整層の間か、あるいは一つの調整層と対応する主要層との間にある。
【００４８】 構造体応力とは、各調整層の応力と、各主要層の応力と、結合の境界領域に関
連する応力とから生ずる応力を意味する。
連する応力とから生ずる応力を意味する。
【００４９】 構造体応力は、凸形または凹形の撓み、すなわち、得られた構造体の表面の平
面特性を決定する。
面特性を決定する。
【００５０】 場合によってはステップｂ）の後に行われる熱処理により、接合品質を改善す
るだけではなく、特に、使用される熱の収支を調整することによって、層間の接
触応力を変え、引っ張り応力と圧縮応力とのバランスを調整することができる。
るだけではなく、特に、使用される熱の収支を調整することによって、層間の接
触応力を変え、引っ張り応力と圧縮応力とのバランスを調整することができる。
【００５１】 使用される熱の収支は、特にステップｃ）の前処理または後処理の熱収支（BU
DGETS THERMIQUES）を考慮することによって調整可能である。かくして、この
構造体で行われる他の熱処理は、所定の応力を得るのに有害ではない。
DGETS THERMIQUES）を考慮することによって調整可能である。かくして、この
構造体で行われる他の熱処理は、所定の応力を得るのに有害ではない。
【００５２】 熱処理における熱の収支はまた、層における応力を制御する他のパラメータに
応じて調整される。
応じて調整される。
【００５３】 これらのパラメータの中では、 −使用材料と、これらの材料が被る処理 −層の厚みと、それらの製造方法 −表面の粗さの状態と、接触層の形状 −表面の洗浄品質と、多少とも親水性の表面特性、を挙げることができる。
【００５４】 熱収支の選択に対して上記のパラメータを考慮することにより、最終構造体の
内部応力、従って、その変形を適合させることができる。特に、応力調整層にお
ける応力を、増加、減少あるいは逆転することさえ可能である。
内部応力、従って、その変形を適合させることができる。特に、応力調整層にお
ける応力を、増加、減少あるいは逆転することさえ可能である。
【００５５】 本発明の第一の実施形態によれば、ステップａ）で、第一の主要層に第一の応
力調整層を形成し、第二の主要層に第二の応力調整層を形成することができる。
この場合、ステップｂ）で、調整層の間で接合を行う。
力調整層を形成し、第二の主要層に第二の応力調整層を形成することができる。
この場合、ステップｂ）で、調整層の間で接合を行う。
【００５６】 応力調整層と主要層との間の接触応力は、符号が反対であるので、応力調整層
の一方が凸面を有し、第二の応力調整層が凹面を有する。
の一方が凸面を有し、第二の応力調整層が凹面を有する。
【００５７】 かくして、接合面は、ある程度までは形状が係合し、空洞等の接合欠陥あるい
は不適切な接合ゾーンのない優れた品質の接触が得られる。
は不適切な接合ゾーンのない優れた品質の接触が得られる。
【００５８】 実施形態の変形例によれば、２個の応力調整層は、第一の主要層に形成可能で
あり、接合は、第二の主要層と、第一の主要層に結合される表面応力調整層との
間で行うことができる。
あり、接合は、第二の主要層と、第一の主要層に結合される表面応力調整層との
間で行うことができる。
【００５９】 本発明の別の特徴によれば、ステップｂ）の前に、ウェーハ接合（分子間接合
）により結合される層の準備を行うことにより、これらの層の表面状態を調整し
て、層にたとえば親水性を与えることができる。
）により結合される層の準備を行うことにより、これらの層の表面状態を調整し
て、層にたとえば親水性を与えることができる。
【００６０】 表面状態の調整は、円滑化処理（化学的、機械化学的または熱的処理）か、ま
たは反対に、組み立てられる少なくとも一つの層の表面を粗くする操作からなる
。
たは反対に、組み立てられる少なくとも一つの層の表面を粗くする操作からなる
。
【００６１】 接合面の粗さの程度を変化させることにより、層間の貼りあわせ（分子間接合
）エネルギーを制御可能であり、従って、その結果として生じる応力をも制御可
能である。
）エネルギーを制御可能であり、従って、その結果として生じる応力をも制御可
能である。
【００６２】 実施形態の変形例によれば、この方法は、接合後一つの主要層を薄型化するス
テップを含むことができる。
テップを含むことができる。
【００６３】 少なくとも一つが絶縁体である応力調整層の上で、特にシリコンの薄層の上に
薄層を形成することは、たとえば、後でＩＣ（たとえばＳＯＩ基板）を構成する
場合に有利である。
薄層を形成することは、たとえば、後でＩＣ（たとえばＳＯＩ基板）を構成する
場合に有利である。
【００６４】 一つの主要層の薄型化は、機械的または機械化学的な研磨処理により行うこと
ができる。
ができる。
【００６５】 薄型化は、また、破砕により行ってもよい。その場合、この方法は、破砕ゾー
ンを形成するための少なくとも一つの主要層、もしくは少なくとも一つの調整層
への、少なくとも一つのガス種注入を含み、薄型化ステップは、たとえば熱およ
びまたは機械処理により破砕ゾーンに沿って注入される前記層の分離ステップを
含む。構造体応力は、その場合、薄型化ステップにより変化する。さらに、この
方法の途中応力は、有利には、所定の構造体の「中間」応力として用いられ、薄
型化に寄与する。薄型化の後、すなわち一つの層の分離後に得られる最終構造体
は、「最終的な」新しい所定の構造体応力を有する。幾つかの変形実施形態にお
いて、本発明による構造体は、幾つかを薄型化、さらには除去可能である一定数
の層を含むことができる。これは、一定の場合、そうした層の役割が、薄型化に
寄与する中間応力を適合させる場合のみ裏付けられるからである。中間応力を適
合させることは、それ自体が一つの目標である。分離に寄与する中間応力の使用
により、注入種（水素およびまたは希ガス）の分量、およびまたは熱収支、およ
びまたは、分離のために加えられる一つまたは複数の機械的な力がもたらす作業
、といったものを減らすことができる。たとえば、中間応力により、主要層の熱
膨張率が異なる構造体において非常に少ない熱収支で分離を得られる。中間応力
の制御により、注入条件または分離条件を変えることによって、方法を著しく改
善できる。
ンを形成するための少なくとも一つの主要層、もしくは少なくとも一つの調整層
への、少なくとも一つのガス種注入を含み、薄型化ステップは、たとえば熱およ
びまたは機械処理により破砕ゾーンに沿って注入される前記層の分離ステップを
含む。構造体応力は、その場合、薄型化ステップにより変化する。さらに、この
方法の途中応力は、有利には、所定の構造体の「中間」応力として用いられ、薄
型化に寄与する。薄型化の後、すなわち一つの層の分離後に得られる最終構造体
は、「最終的な」新しい所定の構造体応力を有する。幾つかの変形実施形態にお
いて、本発明による構造体は、幾つかを薄型化、さらには除去可能である一定数
の層を含むことができる。これは、一定の場合、そうした層の役割が、薄型化に
寄与する中間応力を適合させる場合のみ裏付けられるからである。中間応力を適
合させることは、それ自体が一つの目標である。分離に寄与する中間応力の使用
により、注入種（水素およびまたは希ガス）の分量、およびまたは熱収支、およ
びまたは、分離のために加えられる一つまたは複数の機械的な力がもたらす作業
、といったものを減らすことができる。たとえば、中間応力により、主要層の熱
膨張率が異なる構造体において非常に少ない熱収支で分離を得られる。中間応力
の制御により、注入条件または分離条件を変えることによって、方法を著しく改
善できる。
【００６６】 ガス種注入による層における破砕ゾーンの構成は、それ自体既知の技術に従っ
て行うことができる。
て行うことができる。
【００６７】 たとえば、一つの技術は、微小空洞または微小気泡からなる脆弱ゾーンを形成
可能なガス種注入を使用する。
可能なガス種注入を使用する。
【００６８】 「微小空洞」または「微小気泡」とは、材料への水素およびまたは希ガスイオ
ンの注入により発生するあらゆる空洞を意味する。空洞は、非常に平らな形状で
、すなわち高さが低く、たとえば数個の原子間隔であっても、球形であっても、
あるいはこの二つの形状とは異なる他のあらゆる形状であってもよい。これらの
空洞は、自由気相およびまたは、空洞の壁をなす材料の原子に固定される注入イ
オンから出る気体原子を含むことができる。これらの空洞は、空であってもよい
。
ンの注入により発生するあらゆる空洞を意味する。空洞は、非常に平らな形状で
、すなわち高さが低く、たとえば数個の原子間隔であっても、球形であっても、
あるいはこの二つの形状とは異なる他のあらゆる形状であってもよい。これらの
空洞は、自由気相およびまたは、空洞の壁をなす材料の原子に固定される注入イ
オンから出る気体原子を含むことができる。これらの空洞は、空であってもよい
。
【００６９】 空洞は、一般に、「ｐｌａｔｅｌｅｔｓ」、「ｍｉｃｒｏｂｌｉｓｔｅｒｓ」
、または「ｂｕｂｂｌｅｓ」とも呼ばれる。
、または「ｂｕｂｂｌｅｓ」とも呼ばれる。
【００７０】 ガス種とは、原子（たとえばＨ）、分子（たとえばＨ2）、イオン（Ｈ＋、Ｈ2 ＋ ）、同位体（たとえばデューテリウム）、あるいは同位体イオンの形状をとる
、たとえば水素または希ガス等の元素を意味する。
、たとえば水素または希ガス等の元素を意味する。
【００７１】 さらに、イオン注入とは、イオン衝撃、拡散など、単独または組み合わせによ
るあらゆるタイプの上記の種の導入を意味する。
るあらゆるタイプの上記の種の導入を意味する。
【００７２】 破砕の熱処理は、注入中および、破砕前に行われるステップの間に、主要層に
供給される熱に依存する熱収支で行われる。場合に応じて、この熱処理は、時間
およびまたは温度においてゼロになることがある。しかも、こうした熱処理は、
単独または組み合わせて及ぼされる機械的な応力、たとえば引っ張り応力、剪断
応力、撓み応力など、及ぼされる他の応力に応じて調整可能である。
供給される熱に依存する熱収支で行われる。場合に応じて、この熱処理は、時間
およびまたは温度においてゼロになることがある。しかも、こうした熱処理は、
単独または組み合わせて及ぼされる機械的な応力、たとえば引っ張り応力、剪断
応力、撓み応力など、及ぼされる他の応力に応じて調整可能である。
【００７３】 熱処理は、固体材料のタイプとは無関係に、微小空洞の合体を招くので、微小
空洞層の位置で構造体が脆弱化する。こうした脆弱化により、内部応力およびま
たは微小空洞内の圧力によって材料を分離することができる。この分離は、自然
に行われてもよいし、外部応力を加えて補助してもよい。
空洞層の位置で構造体が脆弱化する。こうした脆弱化により、内部応力およびま
たは微小空洞内の圧力によって材料を分離することができる。この分離は、自然
に行われてもよいし、外部応力を加えて補助してもよい。
【００７４】 機械的な力は、層の面に垂直に、およびまたは層の面に平行に加えることがで
きる。この力は、一地点または一つのゾーンに確定しても、あるいは、対称もし
くは非対称に様々な場所に加えてもよい。
きる。この力は、一地点または一つのゾーンに確定しても、あるいは、対称もし
くは非対称に様々な場所に加えてもよい。
【００７５】 さらに、最終構造体応力を適合させたい場合、破砕の熱収支を考慮して、適合
ステップの熱収支を設定する。最終構造体の応力調整ステップは、たとえば表面
酸化およびまたは化学的エッチングおよびまたはプラズマエッチングおよびまた
は研磨による薄型化ステップを同様に含むことができる。
ステップの熱収支を設定する。最終構造体の応力調整ステップは、たとえば表面
酸化およびまたは化学的エッチングおよびまたはプラズマエッチングおよびまた
は研磨による薄型化ステップを同様に含むことができる。
【００７６】 応力調整層を構成するために複数の実施形態を検討可能である。
【００７７】 第一の実施態様によれば、少なくとも一つの応力調整層は、スパッタ、エピタ
キシ、化学蒸着、たとえば化学気相成長法、減圧気相成長法（ＬＰＣＶＤ）、プ
ラズマＣＶＤの中から選択された方法の中から選択した方法に従った成膜によっ
て形成することができる。
キシ、化学蒸着、たとえば化学気相成長法、減圧気相成長法（ＬＰＣＶＤ）、プ
ラズマＣＶＤの中から選択された方法の中から選択した方法に従った成膜によっ
て形成することができる。
【００７８】 他の実施態様によれば、応力調整層はまた、一つの主要層の表面酸化によって
得られる。
得られる。
【００７９】 特に、一つの主要層がシリコン層である場合、一つの調整層は、ＳｉＯ２熱酸
化物の層とすることができる。
化物の層とすることができる。
【００８０】 第三の実施態様によれば、少なくとも一つの応力調整層は、主要層に種を注入
することによって得られる。
することによって得られる。
【００８１】 一つの主要層への種の注入により、諸特性が変更されるゾーンをこの層の表面
に形成することができる。
に形成することができる。
【００８２】 特に、種の注入によって、応力を発生し、あるいは材料の密度を局部的に変え
ることができる。注入された種の大半が配置される深さは、注入条件に依存する
。たとえば、注入がイオン注入タイプである場合は、エネルギーに依存する。こ
の深さによって決定される注入種の膜と、大半の注入種が配置される膜の近傍と
は、その場合、二つの応力層のうちの一方の層を構成する。注入種の膜と、第二
の主要層の表面との間に含まれる膜は、二つの応力層の膜のうち一方を構成する
ことができる。
ることができる。注入された種の大半が配置される深さは、注入条件に依存する
。たとえば、注入がイオン注入タイプである場合は、エネルギーに依存する。こ
の深さによって決定される注入種の膜と、大半の注入種が配置される膜の近傍と
は、その場合、二つの応力層のうちの一方の層を構成する。注入種の膜と、第二
の主要層の表面との間に含まれる膜は、二つの応力層の膜のうち一方を構成する
ことができる。
【００８３】 応力の強さは、種の性質、分量、または様々な注入パラメータ（温度、注入電
流、エネルギー、．．．）に依存する。注入は、特に、たとえば水素およびまた
は希ガスのようなガス種で構成することができる。
流、エネルギー、．．．）に依存する。注入は、特に、たとえば水素およびまた
は希ガスのようなガス種で構成することができる。
【００８４】 構造体内に応力が存在すると、分離に寄与し、注入された種（水素およびまた
は希ガス）の分量、およびまたは熱収支、およびまたは、分離のために加えられ
る一つまたは複数の機械的な力がもたらす作業、といったものを減らすことがで
きる。かくして、この応力の存在により、注入条件または分離条件を変えること
ができる。応力の制御によって、この方法を著しく改善できる。たとえば主要層
の熱膨張率が異なる構造体において非常に少ない熱収支で破砕が得られる。注入
は、構造体の接合前に実施しても接合後に実施してもよい。
は希ガス）の分量、およびまたは熱収支、およびまたは、分離のために加えられ
る一つまたは複数の機械的な力がもたらす作業、といったものを減らすことがで
きる。かくして、この応力の存在により、注入条件または分離条件を変えること
ができる。応力の制御によって、この方法を著しく改善できる。たとえば主要層
の熱膨張率が異なる構造体において非常に少ない熱収支で破砕が得られる。注入
は、構造体の接合前に実施しても接合後に実施してもよい。
【００８５】 少なくとも一つの調整層が十分に厚い、およびまたは剛性である一定の場合、
通常は隣接する主要層を省くか、あるいは、主要層とこの調整層とを一緒にする
ことができる。分離後は、変化した主要層と、多層の積層とが得られ、この積層
は、応力調整層を含む主要層として再利用可能である。
通常は隣接する主要層を省くか、あるいは、主要層とこの調整層とを一緒にする
ことができる。分離後は、変化した主要層と、多層の積層とが得られ、この積層
は、応力調整層を含む主要層として再利用可能である。
【００８６】 上記の製造方法は、各種の材料からなる主要層に適合される。同じまたは異な
る材料からなる主要層は、たとえば、単結晶、多結晶またはアモルファス材料、
たとえばシリコン、ゲルマニウム、炭化シリコン、ＧａＡｓ、ＧａＮ、ＩｎＰ等
のIII−VまたはII−VIタイプの半導体、ガラスまたは石英、超伝導材料、ダイヤ
モンド、またはセラミック材料（ＬｉＮｂＯ３、ＬｉＴａＯ３、．．．）からな
る。
る材料からなる主要層は、たとえば、単結晶、多結晶またはアモルファス材料、
たとえばシリコン、ゲルマニウム、炭化シリコン、ＧａＡｓ、ＧａＮ、ＩｎＰ等
のIII−VまたはII−VIタイプの半導体、ガラスまたは石英、超伝導材料、ダイヤ
モンド、またはセラミック材料（ＬｉＮｂＯ３、ＬｉＴａＯ３、．．．）からな
る。
【００８７】 かくして、主要層は、一つまたは複数の、たとえば貼りあわせ層、蒸着層また
はエピタキシ層から形成できる。
はエピタキシ層から形成できる。
【００８８】 応力調整層は、たとえば、ＳｉＯ２、ＳｉＮ、Ｓｉ３Ｎ４、ＴｉＮ、ダイヤモ
ンド、金属（Ｐｄ、金属合金、．．．）の中から選択した材料、あるいは一つの
主要層を構成可能な材料、あるいはこれらの材料の組み合わせからなる。
ンド、金属（Ｐｄ、金属合金、．．．）の中から選択した材料、あるいは一つの
主要層を構成可能な材料、あるいはこれらの材料の組み合わせからなる。
【００８９】 本発明はまた、第一の主要層と、第一の主要層と接触する少なくとも一つの第
一の応力調整層と、前記第一の応力調整層と接触する少なくとも一つの第二の応
力調整層と、第二の応力調整層と接触する第二の主要層との積層を順に含む、内
部応力を制御した多層構造体に関する。この構造体において、第一および第二の
応力調整層は、符号がそれぞれ反対である第一および第二の主要層との接触応力
を有する。
一の応力調整層と、前記第一の応力調整層と接触する少なくとも一つの第二の応
力調整層と、第二の応力調整層と接触する第二の主要層との積層を順に含む、内
部応力を制御した多層構造体に関する。この構造体において、第一および第二の
応力調整層は、符号がそれぞれ反対である第一および第二の主要層との接触応力
を有する。
【００９０】 特定の用途では、この構造体が、浮遊ダイヤフラムを有し、浮遊ダイヤフラム
が、第二または第一の主要層から解放された、第一および第二の主要層のいずれ
かの少なくとも一部を含む。
が、第二または第一の主要層から解放された、第一および第二の主要層のいずれ
かの少なくとも一部を含む。
【００９１】 浮遊ダイヤフラムは、他の機能層を支持可能である。たとえば、浮遊ダイヤフ
ラムがさらに、第一および第二の主要層のいずれかの前記一部を被覆する少なく
とも一つの超伝導体材料の層を含むことができる。
ラムがさらに、第一および第二の主要層のいずれかの前記一部を被覆する少なく
とも一つの超伝導体材料の層を含むことができる。
【００９２】 本発明の他の特徴および長所は、添付図面を参照しながら、以下の説明を読め
ば、いっそう明らかになるであろう。この説明は、限定的ではなく、全くの例と
して挙げられたものである。
ば、いっそう明らかになるであろう。この説明は、限定的ではなく、全くの例と
して挙げられたものである。
【００９３】
第一の実施例は、非常に薄いシリコン膜と、厚いシリコン基板により支持され
る２個の応力調整層とからなる積層構造体の製造に関する。記載される実施形態
は、薄いシリコン表面層を形成するために分離方法を用いている。
る２個の応力調整層とからなる積層構造体の製造に関する。記載される実施形態
は、薄いシリコン表面層を形成するために分離方法を用いている。
【００９４】 図７に示した第一のステップでは、厚さ４００ｎｍの窒化シリコンＳｉ3Ｎ4の
膜が、減圧気相成長法（ＬＰＣＶＤ）によって、第一の主要層１１０ａをなすシ
リコンウェーハ上に形成される。減圧気相成長法により、主要層にわずかな撓み
をもたらす膜を構成できる。これは、特に、蒸着がこの層の両面で実施される場
合である。
膜が、減圧気相成長法（ＬＰＣＶＤ）によって、第一の主要層１１０ａをなすシ
リコンウェーハ上に形成される。減圧気相成長法により、主要層にわずかな撓み
をもたらす膜を構成できる。これは、特に、蒸着がこの層の両面で実施される場
合である。
【００９５】 窒化シリコン膜１３０は、第一の応力調整層を構成する。
【００９６】 本発明の変形実施形態によれば、この応力調整層の上に、酸化シリコン膜と酸
窒化シリコン膜とからなる、たとえば数ｎｍの厚さの中間層を配置することがで
きる。この中間層は、この場合、たとえば、接合のために使用されるウェーハの
貼りあわせ接合を促進するか、あるいは主要層と境界領域との電気的な品質を改
善することができる。
窒化シリコン膜とからなる、たとえば数ｎｍの厚さの中間層を配置することがで
きる。この中間層は、この場合、たとえば、接合のために使用されるウェーハの
貼りあわせ接合を促進するか、あるいは主要層と境界領域との電気的な品質を改
善することができる。
【００９７】 シリコンウェーハは、場合によっては、図示していないが、たとえば厚さ１０
ｎｍのきわめて薄い酸化シリコン層によって予め被覆される。このようなきわめ
て薄い層の長所は、たとえば、後述する表面シリコン層との境界領域の電子品質
を、優れたものにすることにある。
ｎｍのきわめて薄い酸化シリコン層によって予め被覆される。このようなきわめ
て薄い層の長所は、たとえば、後述する表面シリコン層との境界領域の電子品質
を、優れたものにすることにある。
【００９８】 窒化物の膜１３０を形成後、この窒素膜１３０を通して、約２．５・１０１６ ａｔ／ｃｍ２の注入量で水素注入が行われる。注入により破砕ゾーン１１２が形
成される。水素注入パラメータは、たとえば蒸着条件に応じて窒化物の膜の撓み
が変わる場合、変えることができる。
成される。水素注入パラメータは、たとえば蒸着条件に応じて窒化物の膜の撓み
が変わる場合、変えることができる。
【００９９】 図７に同様に示した第二のシリコンウェーハ１１０ｂには、酸化雰囲気での熱
処理により酸化シリコン膜１２０を形成する。酸化物の膜の厚さは、窒化物の膜
１３０の厚さにほぼ匹敵する。
処理により酸化シリコン膜１２０を形成する。酸化物の膜の厚さは、窒化物の膜
１３０の厚さにほぼ匹敵する。
【０１００】 第二のシリコンウェーハ１１０ｂと酸化物の膜１２０とは、それぞれ、第二の
主要層と、第二の応力調整層とを形成する。
主要層と、第二の応力調整層とを形成する。
【０１０１】 シリコンの主要層に最初に形成された窒化シリコンの層と酸化シリコンの層と
は、符号が反対の接触応力を発生する。これは、窒化物の応力調整層の表面と、
酸化物の応力調整層の表面とが、それぞれ、へこんだり盛り上がったりする主要
層の変形となって現れる。
は、符号が反対の接触応力を発生する。これは、窒化物の応力調整層の表面と、
酸化物の応力調整層の表面とが、それぞれ、へこんだり盛り上がったりする主要
層の変形となって現れる。
【０１０２】 この方法は、その後、応力調整層１２０、１３０の表面を親水性にするための
ウェーハ洗浄ステップが行われる。洗浄により、一般に２次の値（ＲＭＳ：二乗
平均平方根値）が０．７ｎｍ未満である制御面の微小粗さが得られるが、これは
、直接ウェーハの貼りあわせに匹敵する。微小粗さは、たとえば１０−２μｍ− １ 〜１０３μｍ−１の空間周波数範囲で原子力顕微鏡検査法により測定および制
御することができる。接合前のウェーハ洗浄ステップによる表面粗さの制御は、
ここでは、窒化シリコン膜に対して表面研磨技術の長所として示され、その厚み
は、少なくとも十分の数ミクロンに達しうる。
ウェーハ洗浄ステップが行われる。洗浄により、一般に２次の値（ＲＭＳ：二乗
平均平方根値）が０．７ｎｍ未満である制御面の微小粗さが得られるが、これは
、直接ウェーハの貼りあわせに匹敵する。微小粗さは、たとえば１０−２μｍ− １ 〜１０３μｍ−１の空間周波数範囲で原子力顕微鏡検査法により測定および制
御することができる。接合前のウェーハ洗浄ステップによる表面粗さの制御は、
ここでは、窒化シリコン膜に対して表面研磨技術の長所として示され、その厚み
は、少なくとも十分の数ミクロンに達しうる。
【０１０３】 洗浄ステップにより、結合エネルギーを変更することができるので、応力調整
層の接合により後で形成される２個の層の特別応力を変更することができる。
層の接合により後で形成される２個の層の特別応力を変更することができる。
【０１０４】 さらに、洗浄ステップは、この方法を機械化学的な研磨ステップから解放可能
であるため、続くステップで形成される積層構造体の膜の厚さを同様に非常に均
質化することができる。
であるため、続くステップで形成される積層構造体の膜の厚さを同様に非常に均
質化することができる。
【０１０５】 この方法の次のステップは、実際に、接合を行うための応力調整層の直接接触
を含む。この操作は室温で行われる。
を含む。この操作は室温で行われる。
【０１０６】 図７から、層の変形の係合特性により、不適切な接触のおそれを最低限に抑え
られることが分かる。
られることが分かる。
【０１０７】 接合後、温度５００゜Ｃで３０分間、第一の熱処理を行って、図７に示した破
砕ゾーン１１２で破砕を引き起こし、第一の主要層１１０ａから薄い表面層１１
４を切り離すことができる。この表面層は、場合によっては中間層に結合される
応力調整層１２０、１３０からなる２層を介して第二の主要層１１０ｂに結合さ
れ続ける。熱処理は、機械応力の付加により全部または一部を補助可能である。
従って、破砕に必要な熱収支を減らすことができる。熱収支は、時間および温度
においてゼロであってもよい。
砕ゾーン１１２で破砕を引き起こし、第一の主要層１１０ａから薄い表面層１１
４を切り離すことができる。この表面層は、場合によっては中間層に結合される
応力調整層１２０、１３０からなる２層を介して第二の主要層１１０ｂに結合さ
れ続ける。熱処理は、機械応力の付加により全部または一部を補助可能である。
従って、破砕に必要な熱収支を減らすことができる。熱収支は、時間および温度
においてゼロであってもよい。
【０１０８】 得られた構造体を図８、９に示した。
【０１０９】 薄いシリコン表面層１１４の厚さは、約十分の数マイクロメートルである。こ
の層は、第一のシリコン主要層に注入された分離層（破砕層）のガス種の侵入度
により決められる。注入は、窒化シリコン膜１３０を通って行われるので、注入
深度、従って、シリコン薄膜１１４の厚みは、窒化シリコン膜１３０の厚みにも
依存する。
の層は、第一のシリコン主要層に注入された分離層（破砕層）のガス種の侵入度
により決められる。注入は、窒化シリコン膜１３０を通って行われるので、注入
深度、従って、シリコン薄膜１１４の厚みは、窒化シリコン膜１３０の厚みにも
依存する。
【０１１０】 第一の主要層１１０ａが応力調整層を備えるので、ゾーン１１２における破砕
に必要な注入量を減らし、およびまたは第一の破砕熱処理の熱収支を減らし、お
よびまたは機械的な分離力を減らすことができる。実際、応力調整層、特に窒化
シリコン層１３０が第一のシリコン主要層１１０ａにもたらす特別な応力により
、破砕が促進される。
に必要な注入量を減らし、およびまたは第一の破砕熱処理の熱収支を減らし、お
よびまたは機械的な分離力を減らすことができる。実際、応力調整層、特に窒化
シリコン層１３０が第一のシリコン主要層１１０ａにもたらす特別な応力により
、破砕が促進される。
【０１１１】 たとえば、温度、エネルギー、また最終的にはコストを節約することができる
。
。
【０１１２】 比較として、同じ注入条件（エネルギー、電流、温度、．．．）と伝達熱処理
条件とで、分離を得るための最小分量は、窒化物の膜に代えて厚さ４００ｎｍの
熱酸化物の膜を用いる従来の積層構造体に対して、３．５・１０１６ａｔ／ｃｍ２ である。
条件とで、分離を得るための最小分量は、窒化物の膜に代えて厚さ４００ｎｍの
熱酸化物の膜を用いる従来の積層構造体に対して、３．５・１０１６ａｔ／ｃｍ２ である。
【０１１３】 次のステップでは、第二の熱処理を行う。この処理は、予め接触する２個の応
力調整層の間の境界領域における結合を密接なものにし、最終的に得られる構造
体にもたらされる応力を変更または修正するという二つの役割がある。
力調整層の間の境界領域における結合を密接なものにし、最終的に得られる構造
体にもたらされる応力を変更または修正するという二つの役割がある。
【０１１４】 積層の層の厚み、接触前の表面状態、また特に、第二の処理の熱収支を適合さ
せることによって、二つの層１２０、１３０が発生する応力を制御し、従って、
最終構造体の凸形または凹形の変形を制御することができる（図８、９）。
せることによって、二つの層１２０、１３０が発生する応力を制御し、従って、
最終構造体の凸形または凹形の変形を制御することができる（図８、９）。
【０１１５】 たとえば、ダイヤフラム装置に適用する場合、ダイヤフラムの部分的な解放後
、予め引っ張り力を与えたダイヤフラムを得られる凹形の積層構造体を構成する
ことが有利である。
、予め引っ張り力を与えたダイヤフラムを得られる凹形の積層構造体を構成する
ことが有利である。
【０１１６】 実施される熱収支に応じて、正の撓み、負の撓み、または撓みなしとすること
ができる。
ができる。
【０１１７】 第二の熱処理は、もちろん、第一の熱処理と、場合によっては機械的な応力の
使用とを考慮する。
使用とを考慮する。
【０１１８】 たとえば、第二の熱処理は、１１００゜Ｃで２時間行うことができる。約４０
０ｎｍの同じ厚さの酸化物の膜と窒化物の膜に対して、約５０μｍだけ凸形に撓
んだ構造体が得られる。
０ｎｍの同じ厚さの酸化物の膜と窒化物の膜に対して、約５０μｍだけ凸形に撓
んだ構造体が得られる。
【０１１９】 最終積層構造体の撓みは、応力を適合させる窒化物の層１２０および酸化シリ
コン層１３０の厚みＥｎｉｔとＥｏｘとの比Ｒｅと、構造体に加えられる熱収支
との二つのパラメータに主に依存する。一定の接着温度における層の厚みの比の
影響は、構造体の撓みが有効応力と調整層の厚みとに比例することとなって現れ
る。
コン層１３０の厚みＥｎｉｔとＥｏｘとの比Ｒｅと、構造体に加えられる熱収支
との二つのパラメータに主に依存する。一定の接着温度における層の厚みの比の
影響は、構造体の撓みが有効応力と調整層の厚みとに比例することとなって現れ
る。
【０１２０】 さらに、独自のものとして、実施される第二の熱処理の温度Ｔｃが変わると、
２つの層の有効応力が変わってくる。適用される熱処理の結果は、特に、接合境
界領域の状態（微小粗さ、層どうしの結合密度、．．．）に依存する。 たとえ
ば比Ｒｅ＝１に対し、温度上昇ΔＴｃ＝１００゜Ｃによって、２つの層における
応力増加Δσ／σがΔσ／σ＝１００％となる。
２つの層の有効応力が変わってくる。適用される熱処理の結果は、特に、接合境
界領域の状態（微小粗さ、層どうしの結合密度、．．．）に依存する。 たとえ
ば比Ｒｅ＝１に対し、温度上昇ΔＴｃ＝１００゜Ｃによって、２つの層における
応力増加Δσ／σがΔσ／σ＝１００％となる。
【０１２１】 図１０は、応力調整層の厚みの比（Ｒｅ＝Ｅ窒化物／Ｅ酸化物）に応じて、異
なる二つの処理温度Ｔ１、Ｔ２（Ｔ２＞Ｔ１）で最終的に得られる構造体の撓み
を任意の単位で示すグラフである。
なる二つの処理温度Ｔ１、Ｔ２（Ｔ２＞Ｔ１）で最終的に得られる構造体の撓み
を任意の単位で示すグラフである。
【０１２２】 図１１〜１５に関して後述するこの方法の第二の実施例では、２個の応力調整
層が、ＳｉＯ２膜と、一方の主要層に注入される層とから構成される。
層が、ＳｉＯ２膜と、一方の主要層に注入される層とから構成される。
【０１２３】 図１１が示すように、第一の応力調整層２２０は、シリコンウェーハへの種注
入によって形成される。注入により損なわれないウェーハ部分は、第一の主要層
２１０ａを形成する。
入によって形成される。注入により損なわれないウェーハ部分は、第一の主要層
２１０ａを形成する。
【０１２４】 たとえば、注入は、分量１０１６ａｔｏｍｅｓ／ｃｍ２、エネルギー１３５ｋ
ｅＶで行うことができる。
ｅＶで行うことができる。
【０１２５】 このような注入により、応力調整層２２０、すなわち注入により妨害されたゾ
ーンは、数十ＭＰａの圧縮応力を発生する。簡略化のために、図１１〜１５では
、応力がもたらす層の変形を示していない。
ーンは、数十ＭＰａの圧縮応力を発生する。簡略化のために、図１１〜１５では
、応力がもたらす層の変形を示していない。
【０１２６】 図１２に示した第二の注入は、もっと深く、ガス種によって行われる。この注
入は、応力調整層２２０を通って行われ、分離（破砕）層２１２を形成する。
入は、応力調整層２２０を通って行われ、分離（破砕）層２１２を形成する。
【０１２７】 たとえば、約５・１０１６ａｔｏｍｅｓ／ｃｍ２の量の水素を注入することが
できる。
できる。
【０１２８】 エネルギーは、注入深度を、厚くしたり薄くしたりすることができ、主要層２
１０ａ中に、薄い表面層２１４を決定することができる。この表面層は、分離層
２１２により画定される。
１０ａ中に、薄い表面層２１４を決定することができる。この表面層は、分離層
２１２により画定される。
【０１２９】 さらに、図１３に示すように、第二の主要層２１０ｂを構成する別のシリコン
ウェーハの表面に、厚さ約２００ｎｍの酸化シリコン（ＳｉＯ２）膜２３０が形
成される。酸化シリコン膜２３０は、応力調整層を構成する。
ウェーハの表面に、厚さ約２００ｎｍの酸化シリコン（ＳｉＯ２）膜２３０が形
成される。酸化シリコン膜２３０は、応力調整層を構成する。
【０１３０】 これらの層が接触するやいなや、応力調整層の微小粗さと親水性とによって、
ウェーハの貼りあわせ（分子間接合）が可能になるように、応力調整層を備えた
主要層は、、洗浄される。
ウェーハの貼りあわせ（分子間接合）が可能になるように、応力調整層を備えた
主要層は、、洗浄される。
【０１３１】 応力調整層の接触による主要層の接合を図１４に示した。
【０１３２】 酸化シリコン層２３０と注入層２２０との接触により、同様に２層の応力調整
層を構成することができる。
層を構成することができる。
【０１３３】 少なくとも一つの応力調整層は、十分に厚く、およびまたは剛性である場合、
通常、隣接する主要層は、省略するか、またはこの調整層と一体化することがで
きる。
通常、隣接する主要層は、省略するか、またはこの調整層と一体化することがで
きる。
【０１３４】 いわゆる第一の伝達熱処理は（場合によっては応力調整層の間の貼りあわせを
同様に強化することができる）、破砕層に従って破砕を可能にするのに十分な熱
収支となるようにして実行される。この熱処理は、たとえば連続式、可変式、あ
るいはパルス式に適用することができる。こうした伝達熱処理は、場合によって
は、たとえば引っ張り応力およびまたは剪断応力およびまたは撓み応力といった
機械的な応力を与えて補助してもよい。与えられる応力に応じて、熱収支（熱損
失）は、温度および時間を低減して、さらにはゼロにして実施可能である。 図１５に示すように、破砕により、薄い層２１４と第一の主要層２１０ａとを
分離できる。２つの応力調整層が発生するこれらの応力により、注入される種の
分量を低減し、伝達処理の熱損失または機械的な分離応力を減らすことができる
。
同様に強化することができる）、破砕層に従って破砕を可能にするのに十分な熱
収支となるようにして実行される。この熱処理は、たとえば連続式、可変式、あ
るいはパルス式に適用することができる。こうした伝達熱処理は、場合によって
は、たとえば引っ張り応力およびまたは剪断応力およびまたは撓み応力といった
機械的な応力を与えて補助してもよい。与えられる応力に応じて、熱収支（熱損
失）は、温度および時間を低減して、さらにはゼロにして実施可能である。 図１５に示すように、破砕により、薄い層２１４と第一の主要層２１０ａとを
分離できる。２つの応力調整層が発生するこれらの応力により、注入される種の
分量を低減し、伝達処理の熱損失または機械的な分離応力を減らすことができる
。
【０１３５】 たとえば、分離（破砕）は、４５０゜Ｃで３０分間、この構造体を加熱するこ
とにより引き起こすことができる。比較として、応力調整層がない図１２と同様
の基板で分離を引き起こす場合、分離を得るには、少なくとも５００゜Ｃの温度
で３０分間処理することが必要である。
とにより引き起こすことができる。比較として、応力調整層がない図１２と同様
の基板で分離を引き起こす場合、分離を得るには、少なくとも５００゜Ｃの温度
で３０分間処理することが必要である。
【０１３６】 さらに、最終的な熱処理を行う。積層構造体では、２つの層の各応力調整層が
、有効応力に従う。有効応力の合力は、２個のウェーハの貼りあわせ機構と、与
えられる各種の熱処理とによって全体として変えることができる。その場合、最
終積層構造体は、特に最終熱処理によって適合可能な応力に従う。
、有効応力に従う。有効応力の合力は、２個のウェーハの貼りあわせ機構と、与
えられる各種の熱処理とによって全体として変えることができる。その場合、最
終積層構造体は、特に最終熱処理によって適合可能な応力に従う。
【０１３７】 ２つの特別な層に付加的な応力の影響をもたらすために、有利には、様々な熱
処理を機械的に補助することができる（たとえば引っ張り応力、圧縮応力、剪断
応力、撓み応力、あるいは、層の性質に応じた静電磁場または磁場の適用）。
処理を機械的に補助することができる（たとえば引っ張り応力、圧縮応力、剪断
応力、撓み応力、あるいは、層の性質に応じた静電磁場または磁場の適用）。
【０１３８】 第三の実施例によれば、図示されていない変形実施形態が、層の伝達破砕によ
る一方の主要層の薄型化を行わないことからなる。他の準備ステップは、第二の
実施例で説明したステップと同じであり、一方の主要層の薄型化は、それが望ま
れる場合、単に機械的およびまたは化学的な研磨によって行うことができる。
る一方の主要層の薄型化を行わないことからなる。他の準備ステップは、第二の
実施例で説明したステップと同じであり、一方の主要層の薄型化は、それが望ま
れる場合、単に機械的およびまたは化学的な研磨によって行うことができる。
【０１３９】 本発明の別の応用実施形態によれば、薄型化後に得られる表面層と、応力調整
層および最終構造体の中間層の全部または一部とに、ダイヤフラム等のコンポー
ネントを設けることができ、積層構造体の製造時に有効応力が制御される。この
ような方法の利点は、たとえば表面層の表面を利用して、たとえばダイヤフラム
の生成時に、ダイヤフラムの応力調整層を設ける必要なしに、エピタキシーを行
えるようにしたことにある。
層および最終構造体の中間層の全部または一部とに、ダイヤフラム等のコンポー
ネントを設けることができ、積層構造体の製造時に有効応力が制御される。この
ような方法の利点は、たとえば表面層の表面を利用して、たとえばダイヤフラム
の生成時に、ダイヤフラムの応力調整層を設ける必要なしに、エピタキシーを行
えるようにしたことにある。
【０１４０】 こうした別の実施形態の応用例として、ダイヤフラムボロメータを製造するた
めの、シリコン表面層へのＹＢａＣｕＯタイプの超伝導体のエピタキシーを挙げ
ることができる。このエピタキシは、一般に、有利には、いわゆる「ｂｕｆｆｅ
ｒ」（バッファ）調整層とシード層（「ｓｅｅｄ ｌａｙｅｒｓ」）との使用を
仮定している。これらの調整層は、超伝導体とシリコンとの間の結晶パラメータ
を適合させることを目的としている。これらの層は、たとえばシリコンにＹＢａ
ＣｕＯを蒸着する場合、ＭｇＯ、ＣｅＯ２、ＺｒＯ２とすることができる。
めの、シリコン表面層へのＹＢａＣｕＯタイプの超伝導体のエピタキシーを挙げ
ることができる。このエピタキシは、一般に、有利には、いわゆる「ｂｕｆｆｅ
ｒ」（バッファ）調整層とシード層（「ｓｅｅｄ ｌａｙｅｒｓ」）との使用を
仮定している。これらの調整層は、超伝導体とシリコンとの間の結晶パラメータ
を適合させることを目的としている。これらの層は、たとえばシリコンにＹＢａ
ＣｕＯを蒸着する場合、ＭｇＯ、ＣｅＯ２、ＺｒＯ２とすることができる。
【０１４１】 シリコン表面層は、前述の方法、すなわち水素注入と分離とによって得られる
層である。このシリコン層の生成方法の終わりに得られる２個の応力調整層を備
えた積層構造体の応力は、一つまたは複数の連続エピタキシの品質に対して、こ
の応力が、これらのエピタキシにいっそう適合する圧縮応力支持体を提供する限
り、最も重要である。
層である。このシリコン層の生成方法の終わりに得られる２個の応力調整層を備
えた積層構造体の応力は、一つまたは複数の連続エピタキシの品質に対して、こ
の応力が、これらのエピタキシにいっそう適合する圧縮応力支持体を提供する限
り、最も重要である。
【０１４２】 さらに、エピタキシによる超伝導体の蒸着の前に、たとえばエッチングにより
ダイヤフラムを製造できるようにすることが有利である。
ダイヤフラムを製造できるようにすることが有利である。
【０１４３】 上記の説明は、シリコンバルクの主要層に関するものであるが、主要層は、そ
れ自体が、複数の下層を含む多層構造体を備えうることを意味する。
れ自体が、複数の下層を含む多層構造体を備えうることを意味する。
【０１４４】 また、酸化シリコン調整層が、有効である場合、この層は、熱酸化あるいは自
然酸化によって形成可能である。
然酸化によって形成可能である。
【０１４５】 さらに、主要層は、上記の処理の前または後に形成される電子、機械または光
コンポーネントを含むことができる。
コンポーネントを含むことができる。
【０１４６】 次に、浮遊ダイヤフラム構造体の様々な製造ステップと実施形態とを断面で示
す図１６〜２０を参照しながら、本発明の特定の適用例について説明する。
す図１６〜２０を参照しながら、本発明の特定の適用例について説明する。
【０１４７】 図１６は、第一の主要層の薄型化または破砕に関して図１５と同じ多層構造体
を示す。
を示す。
【０１４８】 図１５と同じまたは同様の部分に対しては同じ参照符号を用いる。図１６の構
造体は、第一の主要層から得られる薄いシリコン層２１４と、一組の応力調整層
２２０、２３０と、同じくシリコンからなり、ここでは支持基板を構成する第二
の主要層２１０ｂとを含む。
造体は、第一の主要層から得られる薄いシリコン層２１４と、一組の応力調整層
２２０、２３０と、同じくシリコンからなり、ここでは支持基板を構成する第二
の主要層２１０ｂとを含む。
【０１４９】 簡略化のために、応力調整層の組または２層は、以下、単独の参照符号２２５
で表す。
で表す。
【０１５０】 薄い層２１４は、この構造体に製造したいダイヤフラムの輪郭に対応するパタ
ーンを備えた、エッチングマスク２４０で被覆されている。より詳しくは、マス
クは、浮遊ダイヤフラムの形状を決定するために構造体のエッチングゾーンを露
呈する開口部を有する。
ーンを備えた、エッチングマスク２４０で被覆されている。より詳しくは、マス
クは、浮遊ダイヤフラムの形状を決定するために構造体のエッチングゾーンを露
呈する開口部を有する。
【０１５１】 マスク２４０は、たとえば、露光マスクを通って露光され、次いで現像されて
成形される感光性樹脂のマスクである。
成形される感光性樹脂のマスクである。
【０１５２】 マスク２４０の開口部を介した第一の異方性エッチングにより、薄い層２１４
と、２個の応力調整層の全部または一部とを通って延びる溝２４２を形成できる
。エッチングはまた、第二の主要層で停止される。エッチングを停止するには、
多層構造体の形成に先立ち、第二の主要層にエッチング停止層（図示せず）を配
置すれば、容易に行うことができる。
と、２個の応力調整層の全部または一部とを通って延びる溝２４２を形成できる
。エッチングはまた、第二の主要層で停止される。エッチングを停止するには、
多層構造体の形成に先立ち、第二の主要層にエッチング停止層（図示せず）を配
置すれば、容易に行うことができる。
【０１５３】 溝は、浮遊ダイヤフラムを後で形成するための中央部分２４４を画定する。し
かしながら、明記しなければならないのは、溝が、中央部分２４４を全面的に囲
むわけではなく、中央部分を囲む構造体２４５に中央部分をつなぐ「ブリッジ（
梁）」を保持することである。これらの「ブリッジ」は、図の断面の外にあるた
めに示されていないが、場合によっては、たとえば電気およびまたは熱伝導を可
能にする浮遊ダイヤフラムの保持ビームを、最終構造体で構成することができる
。
かしながら、明記しなければならないのは、溝が、中央部分２４４を全面的に囲
むわけではなく、中央部分を囲む構造体２４５に中央部分をつなぐ「ブリッジ（
梁）」を保持することである。これらの「ブリッジ」は、図の断面の外にあるた
めに示されていないが、場合によっては、たとえば電気およびまたは熱伝導を可
能にする浮遊ダイヤフラムの保持ビームを、最終構造体で構成することができる
。
【０１５４】 図１８に示された次のステップは、２つの応力調整層の少なくとも一部を除去
できる選択的な異方性エッチングを含み、薄い層の一部、この場合には、これ以
降、浮遊ダイヤフラムを構成する中央部分２４４を遊離せしめる。
できる選択的な異方性エッチングを含み、薄い層の一部、この場合には、これ以
降、浮遊ダイヤフラムを構成する中央部分２４４を遊離せしめる。
【０１５５】 簡略化のため、図は、異方性エッチングの際に、溝で２個の層２２５の側面に
場合によっては行われるエッチングを考慮していない。
場合によっては行われるエッチングを考慮していない。
【０１５６】 図１９は、第二の主要層２１０ｂすなわち支持基板を選択的にエッチング可能
にする異方性エッチングによって、ダイヤフラムを遊離させるようにした実施形
態の変形例を示す。
にする異方性エッチングによって、ダイヤフラムを遊離させるようにした実施形
態の変形例を示す。
【０１５７】 ダイヤフラムはまた、第二の主要層と、２個の応力調整層との組み合わせエッ
チングにより遊離させることが可能である。
チングにより遊離させることが可能である。
【０１５８】 さらに、エッチングに関して、マスク２４０を形成する樹脂層は、除去しても
よい。
よい。
【０１５９】 図２０は、エッチングに先立ち付加的な層を薄い層２１４に形成した、図１８
と同様の特定の実施形態を示している。
と同様の特定の実施形態を示している。
【０１６０】 付加的な層は、例では、シード層２４６およびまたはバッファ層と、たとえば
ＹＢａＣｕＯタイプの超伝導体材料の層２４８とを含む。
ＹＢａＣｕＯタイプの超伝導体材料の層２４８とを含む。
【０１６１】 シード層２４６およびまたはバッファ層（図示せず）は、薄いシリコン層にお
ける超伝導体材料の成長を促すことができ、およびまたは、薄い層のシリコンと
超伝導体との間の結晶格子が場合によって一致しないとき、これを修正すること
ができる。これらの層は、図１８または１９に関する前述の方法でエッチングさ
れ、浮遊ダイヤフラム２４４で図２０の最終構造体が得られる。
ける超伝導体材料の成長を促すことができ、およびまたは、薄い層のシリコンと
超伝導体との間の結晶格子が場合によって一致しないとき、これを修正すること
ができる。これらの層は、図１８または１９に関する前述の方法でエッチングさ
れ、浮遊ダイヤフラム２４４で図２０の最終構造体が得られる。
【０１６２】 除去されたエッチングマスク２４０の場所が破線で示されている。
【０１６３】 記載された浮遊ダイヤフラム構造体の考えられる用途は、たとえばボロメータ
タイプの装置の製造である。
タイプの装置の製造である。
（１）Ｂｏｗｅｒ他「Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６２、２６」１９９３年
、３４８５ページ （２）Ｍ．Ｔａｍｕｒａ他「Ｊｐａ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．」第１１巻、第
８号１９７２年８月、１０９７ページ （３）Ｈ．Ｍｉｋｏｓｈｉｂａ「Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．」第１
２３巻、第１０号、１９７６年１０月 １５３９ページ （４）Ｓ．Ｓａｎｃｈｅｚ他「Ｊ．Ｍｉｃｈｒｏｍｅｃｈ．Ｍｉｃｒｏｅｎｇ．
７」１９９７年）１１１−１１３ページ （５）Ｈａｒｅｎｄｔ他「Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ Ａ、
２５−２７」（１９９１年）８７−９２ページ （６）Ｃ．Ｇｕｉ、Ｍ．Ｅｌｗｅｎｓｐｏｅｋ、Ｊ．Ｇ．Ｅ． Ｇａｒｄｅｎｅ
ｉｒｅｓＰ．Ｖ．Ｌａｍｂｅｃｋ「Ｅ．Ｃ．Ｓ．」第９７−３６巻、１９９７年
１１４ページ （７）フランス特許ＦＲ−Ａ−２６８１４７２
、３４８５ページ （２）Ｍ．Ｔａｍｕｒａ他「Ｊｐａ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．」第１１巻、第
８号１９７２年８月、１０９７ページ （３）Ｈ．Ｍｉｋｏｓｈｉｂａ「Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．」第１
２３巻、第１０号、１９７６年１０月 １５３９ページ （４）Ｓ．Ｓａｎｃｈｅｚ他「Ｊ．Ｍｉｃｈｒｏｍｅｃｈ．Ｍｉｃｒｏｅｎｇ．
７」１９９７年）１１１−１１３ページ （５）Ｈａｒｅｎｄｔ他「Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ Ａ、
２５−２７」（１９９１年）８７−９２ページ （６）Ｃ．Ｇｕｉ、Ｍ．Ｅｌｗｅｎｓｐｏｅｋ、Ｊ．Ｇ．Ｅ． Ｇａｒｄｅｎｅ
ｉｒｅｓＰ．Ｖ．Ｌａｍｂｅｃｋ「Ｅ．Ｃ．Ｓ．」第９７−３６巻、１９９７年
１１４ページ （７）フランス特許ＦＲ−Ａ−２６８１４７２
【図１】 接合前の第一および第二の主要層の概略断面図であり、一方の層が、内部応力
を発生しうる材料からなる表面膜で被覆されている。
を発生しうる材料からなる表面膜で被覆されている。
【図２】 図１の層を含む構造体の、接合後の図である。
【図３】 主要層の一方を薄型化した後の、図２の構造体の概略断面図である。
【図４】 主要層の一方を薄型化した後の、図２の構造体の概略断面図である。
【図５】 引っ張り応力を有する表面層をそれぞれ支持する一組の主要層を概略的に示す
図である。
図である。
【図６】 引っ張り応力を有する表面層を支持する一つの主要層の概略図である。
【図７】 本発明の方法の特定の実施形態による多層構造体の製造ステップを示す、概略
断面図である。
断面図である。
【図８】 本発明の方法の特定の実施形態による多層構造体の製造ステップを示す、概略
断面図である。
断面図である。
【図９】 本発明の方法の特定の実施形態による多層構造体の製造ステップを示す、概略
断面図である。
断面図である。
【図１０】 熱処理パラメータに応じて、この方法により得られる構造体の撓み値を任意の
目盛で示すグラフである。
目盛で示すグラフである。
【図１１】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図１２】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図１３】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図１４】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図１５】 本発明による方法の別の実施形態の連続ステップを示す概略断面図である。
【図１６】 本発明の特定の用途による、浮遊ダイヤフラム構造体の連続製造ステップを示
す概略断面図である。
す概略断面図である。
【図１７】 本発明の特定の用途による、浮遊ダイヤフラム構造体の連続製造ステップを示
す概略断面図である。
す概略断面図である。
【図１８】 本発明の特定の用途による、浮遊ダイヤフラム構造体の連続製造ステップを示
す概略断面図である。
す概略断面図である。
【図１９】 図１８の構造体の変形実施形態を構成する構造体の概略断面図である。
【図２０】 図１８の構造体の別の変形実施形態を構成する構造体の概略断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年２月６日（２００１．２．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｆ１６Ｊ 3/02 Ｆ１６Ｊ 3/02 Ｂ Ｄ Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/12 Ｂ (72)発明者 カルチェ， アンヌ−マリー フランス国 エフ−38450 ヴィフ， ル・ジェネヴレ， ルート・デ・ギラルデ ィエ ９ (72)発明者 アスパー， ベルナール フランス国 エフ−38140 リヴェ， ロ・ル・ハミュ・デ・アイ 110 Ｆターム(参考） 3J045 AA20 BA03 CA07 DA05 4K029 AA04 AA24 BA01 BA34 BA46 BA58 BA60 BB02 BC00 BD00 CA05 4K030 BA01 BA18 BA28 BA38 BA40 BA44 BB12 CA04 CA05 CA12 FA01
Claims (24)
- 【請求項１】 少なくとも２つの応力調整層（１２０、１３０、２２０、２３０
）の積層により互いに結合され、所定の構造体応力を有し、少なくとも一つの第
一の主要層および第二の主要層（１１０ａ、１１０ｂ、２１０ａ、２１０ｂ）を
含む多層構造体の製造方法であって、 ａ） 前記第一の主要層に第一の応力調整層を設け、第二の主要層と第一の応力
調整層とのいずれかに、少なくとも一つの第二の応力調整層を設け、 ｂ） 前記第一および第二の応力調整層を介して第一および第二の主要層を接合
し、 第一および第二の調整層が、方法終了時にこの構造体で前記所定の構造体応力
を得られるような材料および厚みをもつようにしたことを特徴とする方法。 - 【請求項２】 前記第一および第二の主要層の接合が、貼りあわせ接合を含むこ
とを特徴とする請求項１に記載の方法。 - 【請求項３】 第一および第二の調整層は、第一および第二の主要層による応力
の符号がそれぞれ反対になるような材料および厚みで構成されていることを特徴
とする請求項１または２に記載の方法。 - 【請求項４】 前記ステップｂ）の後、この構造体で前記所定の構造体応力を調
整するのに十分な温度と時間による熱処理を実施するようにしたことを特徴とす
る請求項１に記載の方法。 - 【請求項５】 少なくとも一つの応力調整層上に少なくとも一つの中間層が配置
されるようにしたことを特徴とする請求項１に記載の方法。 - 【請求項６】 前記接合が、層間の貼りあわせ接合（分子間接合）を含むことを
特徴とする請求項１または２に記載の方法。 - 【請求項７】 ステップｂ）の前に、貼りあわせ接合により結合される層を準備
するステップと、これらの層の表面状態を調整するステップとを含むことを特徴
とする請求項６に記載の方法。 - 【請求項８】 ステップｂ）において、貼りあわせ接合を室温で実施するように
したことを特徴とする請求項６に記載の方法。 - 【請求項９】 前記接合が、蝋付け、溶融接合、層間の相互拡散、接着剤による
接合の中から選択された、少なくとも一つの接合技術を用いた接合を含むことを
特徴とする請求項１に記載の方法。 - 【請求項１０】 前記接合が、接合層を介して行われるようにしたことを特徴と
する請求項１に記載の方法。 - 【請求項１１】 ステップａ）の時に、前記第一の主要層（１１０ａ、２１０ａ
）に前記第一の応力調整層（１３０、２２０）を形成し、前記第二の主要層（１
１０ｂ、２１０ｂ）に前記第二の応力調整層（１２０、２３０）を形成し、ステ
ップｂ）の時に、応力調整層間のウェーハ接合（分子間接合）を行うようにした
ことを特徴とする請求項１に記載の方法。 - 【請求項１２】 前記第一および第二の応力調整層が、前記第一の主要層に形成
され、接合が、前記第二の主要層と、第一および第二の表面応力調整層のいずれ
かとの間で行われるようにしたことを特徴とする請求項１に記載の方法。 - 【請求項１３】 前記接合の後、さらに少なくとも一つの主要層を薄型化するス
テップを含むことを特徴とする請求項１に記載の方法。 - 【請求項１４】 前記薄型化ステップが、破砕ゾーンに従って破砕するための分
離ステップを含む、請求項１または１３に記載の方法。 - 【請求項１５】 破砕ゾーン（１１２、２１２）を形成するための第一または第
二の主要層の少なくとも一つ、もしくは第一または第二の調整層の少なくとも一
つへの、少なくとも一つのガス種注入と、熱およびまたは機械処理を含む薄型化
ステップとを含むことを特徴とする請求項１４に記載の方法。 - 【請求項１６】 前記薄型化ステップ後に得られる構造体応力は、この応力が破
砕ゾーン位置の分離に寄与するように構成されることを特徴とする請求項１４ま
たは１５に記載の方法。 - 【請求項１７】 少なくとも一つの応力調整層が、スパッタ、エピタキシ、化学
蒸着、たとえば化学気相成長法（ＣＶＤ）、減圧気相成長法（ＬＰＣＶＤ）、プ
ラズマＣＶＤといった方法の中から選択された蒸着方法による材料蒸着によって
形成されるようにしたことを特徴とする請求項１に記載の方法。 - 【請求項１８】 少なくとも一つの応力調整層が、主要層の表面酸化によって得
られるようにしたことを特徴とする請求項１に記載の方法。 - 【請求項１９】 少なくとも一つの応力調整層が、主要層への種注入によって得
られるようにしたことを特徴とする請求項１に記載の方法。 - 【請求項２０】 主要層が、シリコン、ゲルマニウム、炭化シリコン、III-Vタ
イプの半導体、II-VIタイプの半導体、ガラス、超伝導体、ダイヤモンド、セラ
ミック材料（ＬｉＮｂＯ３、ＬｉＴａＯ３）、および石英の中から選択される少
なくとも一つの材料からなり、応力調整層が、ＳｉＯ２、ＳｉＮ、Ｓｉ３Ｎ４、
ＴｉＮ、金属、金属合金、およびダイヤモンドまたは一つの主要層の材料の中か
ら選択した少なくとも一つの材料からなることを特徴とする請求項１に記載の方
法。 - 【請求項２１】 少なくとも一つの第一の主要層（１１０ａ、２１０ａ）と、第
一の主要層と接触する少なくとも一つの第一の応力調整層（１３０、２２０）と
、前記第一の応力調整層と接触する少なくとも一つの第二の応力調整層（１２０
、２３０）と、第二の応力調整層と接触する第二の主要層（１１０ｂ、２１０ｂ
）との積層を順に含み、第一および第二の応力調整層は、符号がそれぞれ反対で
ある第一および第二の主要層との接触応力を有するように、内部応力を制御した
ことを特徴とする多層構造体。 - 【請求項２２】 前記多層構造体が、さらに、応力調整層の間、または応力調整
層と、対応する主要層との間に配置される接合層を含むことを特徴とする請求項
２１に記載の構造体。 - 【請求項２３】 さらに浮遊状態にあるダイヤフラムを有し、浮遊ダイヤフラム
（２４４）が、第二の主要層または第一の主要層から解放された、第一および第
二の主要層のいずれかの少なくとも一部を含むことを特徴とする請求項２１に記
載の構造体。 - 【請求項２４】 浮遊ダイヤフラム（２４４）が、さらに、第一および第二の主
要層のいずれかの前記一部を被覆する少なくとも一つの超伝導体材料層（２４８
）を含むことを特徴とする請求項２３に記載の構造体。
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|---|---|---|---|
| FR99/01558 | 1999-02-10 | ||
| FR9901558A FR2789518B1 (fr) | 1999-02-10 | 1999-02-10 | Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure |
| PCT/FR2000/000308 WO2000048238A1 (fr) | 1999-02-10 | 2000-02-09 | Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure |
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| WO (1) | WO2000048238A1 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005027204A1 (ja) * | 2003-09-08 | 2005-03-24 | Sumco Corporation | 貼り合わせウェーハおよびその製造方法 |
| JP2006509376A (ja) * | 2002-12-09 | 2006-03-16 | コミサリヤ・ア・レネルジ・アトミク | 応力下の構造体の組立により複合構造体を作製する方法 |
| JP2006509377A (ja) * | 2002-12-09 | 2006-03-16 | コミサリヤ・ア・レネルジ・アトミク | 分離されるよう構成された応力下での構造体の製造方法 |
| JP2006237074A (ja) * | 2005-02-22 | 2006-09-07 | Sanyo Electric Co Ltd | 窒化物系半導体素子の製造方法及び窒化物系半導体素子 |
| JP2007513512A (ja) * | 2003-12-08 | 2007-05-24 | コミッサリヤ ア レネルジ アトミック | ポリマー膜上にエレクトロニクス構成部品を分子架橋する方法 |
| JP2008041830A (ja) * | 2006-08-03 | 2008-02-21 | Denso Corp | Ｓｏｉ基板およびその製造方法 |
| JP2008547219A (ja) * | 2005-06-27 | 2008-12-25 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | 転位の無い歪んだ結晶を作成するための方法 |
| JP2009277944A (ja) * | 2008-05-15 | 2009-11-26 | Toyoda Gosei Co Ltd | 接合体の製造方法及び発光装置の製造方法 |
| JP2010087067A (ja) * | 2008-09-30 | 2010-04-15 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| JP2011510503A (ja) * | 2008-01-21 | 2011-03-31 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 安定した酸化物結合層を有する複合構造の製造方法 |
| KR20180054591A (ko) * | 2015-09-18 | 2018-05-24 | 빙 후 | 반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법 |
| KR20200015494A (ko) * | 2017-05-31 | 2020-02-12 | 니폰 제온 가부시키가이샤 | 터치 센서 기재 및 그 제조 방법, 터치 센서 부재 및 그 제조 방법, 그리고, 표시 장치 |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2773261B1 (fr) | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
| FR2823599B1 (fr) * | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
| FR2823596B1 (fr) | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
| US7045878B2 (en) | 2001-05-18 | 2006-05-16 | Reveo, Inc. | Selectively bonded thin film layer and substrate layer for processing of useful devices |
| US6956268B2 (en) | 2001-05-18 | 2005-10-18 | Reveo, Inc. | MEMS and method of manufacturing MEMS |
| FR2828762B1 (fr) * | 2001-08-14 | 2003-12-05 | Soitec Silicon On Insulator | Procede d'obtention d'une couche mince d'un materiau semi-conducteur supportant au moins un composant et/ou circuit electronique |
| US6875671B2 (en) | 2001-09-12 | 2005-04-05 | Reveo, Inc. | Method of fabricating vertical integrated circuits |
| US7163826B2 (en) | 2001-09-12 | 2007-01-16 | Reveo, Inc | Method of fabricating multi layer devices on buried oxide layer substrates |
| FR2830983B1 (fr) | 2001-10-11 | 2004-05-14 | Commissariat Energie Atomique | Procede de fabrication de couches minces contenant des microcomposants |
| US6806151B2 (en) * | 2001-12-14 | 2004-10-19 | Texas Instruments Incorporated | Methods and apparatus for inducing stress in a semiconductor device |
| US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US7176108B2 (en) | 2002-11-07 | 2007-02-13 | Soitec Silicon On Insulator | Method of detaching a thin film at moderate temperature after co-implantation |
| FR2856844B1 (fr) | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
| US6982210B2 (en) | 2003-07-10 | 2006-01-03 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for manufacturing a multilayer semiconductor structure that includes an irregular layer |
| FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
| US20050067377A1 (en) * | 2003-09-25 | 2005-03-31 | Ryan Lei | Germanium-on-insulator fabrication utilizing wafer bonding |
| FR2860178B1 (fr) * | 2003-09-30 | 2005-11-04 | Commissariat Energie Atomique | Procede de separation de plaques collees entre elles pour constituer une structure empilee. |
| FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
| US7772087B2 (en) | 2003-12-19 | 2010-08-10 | Commissariat A L'energie Atomique | Method of catastrophic transfer of a thin film after co-implantation |
| FR2864970B1 (fr) * | 2004-01-09 | 2006-03-03 | Soitec Silicon On Insulator | Substrat a support a coefficient de dilatation thermique determine |
| JP4020097B2 (ja) * | 2004-05-11 | 2007-12-12 | セイコーエプソン株式会社 | 半導体チップ、半導体装置及びその製造方法、並びに電子機器 |
| KR100669778B1 (ko) * | 2004-11-20 | 2007-01-16 | 삼성에스디아이 주식회사 | 기판 및 박막 트랜지스터를 구비한 기판 |
| US7205202B2 (en) * | 2005-04-21 | 2007-04-17 | Freescale Semiconductor, Inc. | Semiconductor device and method for regional stress control |
| US7271069B2 (en) * | 2005-04-21 | 2007-09-18 | Freescale Semiconductor, Inc. | Semiconductor device having a plurality of different layers and method therefor |
| FR2886051B1 (fr) | 2005-05-20 | 2007-08-10 | Commissariat Energie Atomique | Procede de detachement d'un film mince |
| US20060270192A1 (en) * | 2005-05-24 | 2006-11-30 | International Business Machines Corporation | Semiconductor substrate and device with deuterated buried layer |
| US7319591B2 (en) * | 2005-05-26 | 2008-01-15 | International Business Machines Corporation | Optimized thermally conductive plate and attachment method for enhanced thermal performance and reliability of flip chip organic packages |
| FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
| FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
| US7544964B2 (en) * | 2005-12-01 | 2009-06-09 | National Institute Of Information And Communications Technology, Incorporated Administrative Agency | Method for fabricating thin layer device |
| US7992128B2 (en) * | 2006-01-27 | 2011-08-02 | Sap Ag | Computer software adaptation method and system |
| FR2899378B1 (fr) | 2006-03-29 | 2008-06-27 | Commissariat Energie Atomique | Procede de detachement d'un film mince par fusion de precipites |
| JP4958147B2 (ja) * | 2006-10-18 | 2012-06-20 | Ｈｏｙａ株式会社 | 露光用反射型マスクブランク及び露光用反射型マスク、多層反射膜付き基板、並びに半導体装置の製造方法 |
| FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
| FR2913968B1 (fr) * | 2007-03-23 | 2009-06-12 | Soitec Silicon On Insulator | Procede de realisation de membranes autoportees. |
| FR2924273B1 (fr) * | 2007-11-28 | 2010-02-19 | Commissariat Energie Atomique | Procede de moderation de deformation |
| FR2925221B1 (fr) * | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
| US8314011B2 (en) | 2008-05-30 | 2012-11-20 | Alta Devices, Inc. | Epitaxial lift off stack having a non-uniform handle and methods thereof |
| CN101634880A (zh) * | 2008-07-23 | 2010-01-27 | 鸿富锦精密工业（深圳）有限公司 | 电磁干扰挡片制造方法 |
| US8063370B2 (en) * | 2009-01-16 | 2011-11-22 | Hanvision Co., Ltd. | Semiconductor device and method of manufacturing the same |
| DE102009000514A1 (de) * | 2009-01-30 | 2010-08-26 | Robert Bosch Gmbh | Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| FR2947098A1 (fr) | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
| JP5522263B2 (ja) * | 2010-09-28 | 2014-06-18 | 株式会社村田製作所 | 圧電デバイス、圧電デバイスの製造方法 |
| US20130175671A1 (en) * | 2010-09-30 | 2013-07-11 | Freescale Semiconductor, Inc. | Methods for processing a semiconductor wafer, a semiconductor wafer and a semiconductor device |
| FR2985370A1 (fr) * | 2011-12-29 | 2013-07-05 | Commissariat Energie Atomique | Procede de fabrication d'une structure multicouche sur un support |
| US9455229B2 (en) * | 2012-04-27 | 2016-09-27 | Namiki Seimitsu Houseki Kabushiki Kaisha | Composite substrate manufacturing method, semiconductor element manufacturing method, composite substrate, and semiconductor element |
| WO2014020387A1 (en) | 2012-07-31 | 2014-02-06 | Soitec | Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices |
| CN104003346B (zh) * | 2013-02-25 | 2019-05-17 | 中芯国际集成电路制造(上海)有限公司 | 一种薄膜结构、压力传感器及电子装置 |
| WO2014200460A1 (en) * | 2013-06-10 | 2014-12-18 | Empire Technology Development Llc | Graded structure films |
| CN105712286B (zh) * | 2014-12-02 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | Mems器件的制作方法 |
| KR101627815B1 (ko) * | 2015-04-21 | 2016-06-08 | 인천대학교 산학협력단 | 비결정질 이그조(igzo) tft 기반 트랜젼트 반도체의 제조 방법 |
| FR3037443B1 (fr) | 2015-06-12 | 2018-07-13 | Soitec | Heterostructure et methode de fabrication |
| JP6563360B2 (ja) * | 2016-04-05 | 2019-08-21 | 信越化学工業株式会社 | 酸化物単結晶薄膜を備えた複合ウェーハの製造方法 |
| US11721554B2 (en) * | 2019-03-18 | 2023-08-08 | Intel Corporation | Stress compensation for wafer to wafer bonding |
| FR3129622B1 (fr) * | 2021-11-26 | 2023-10-27 | Nelumbo Digital | Système pour déformer une structure utile |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
| JPH0613593A (ja) * | 1992-06-25 | 1994-01-21 | Nec Corp | 半導体基板 |
| JPH06196377A (ja) * | 1991-11-19 | 1994-07-15 | Sumitomo Metal Mining Co Ltd | 半導体基板の接合方法 |
| US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
| JPH07302889A (ja) * | 1994-03-10 | 1995-11-14 | Canon Inc | 半導体基板の作製方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102821A (en) * | 1990-12-20 | 1992-04-07 | Texas Instruments Incorporated | SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium |
| US5261999A (en) * | 1991-05-08 | 1993-11-16 | North American Philips Corporation | Process for making strain-compensated bonded silicon-on-insulator material free of dislocations |
| JPH07187892A (ja) * | 1991-06-28 | 1995-07-25 | Internatl Business Mach Corp <Ibm> | シリコン及びその形成方法 |
| US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
| US5753134A (en) * | 1994-01-04 | 1998-05-19 | Siemens Aktiengesellschaft | Method for producing a layer with reduced mechanical stresses |
| JP2669368B2 (ja) * | 1994-03-16 | 1997-10-27 | 日本電気株式会社 | Ｓｉ基板上化合物半導体積層構造の製造方法 |
| CN1132223C (zh) * | 1995-10-06 | 2003-12-24 | 佳能株式会社 | 半导体衬底及其制造方法 |
| US6143628A (en) * | 1997-03-27 | 2000-11-07 | Canon Kabushiki Kaisha | Semiconductor substrate and method of manufacturing the same |
| US6255731B1 (en) * | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
| US5909627A (en) * | 1998-05-18 | 1999-06-01 | Philips Electronics North America Corporation | Process for production of thin layers of semiconductor material |
-
1999
- 1999-02-10 FR FR9901558A patent/FR2789518B1/fr not_active Expired - Fee Related
-
2000
- 2000-02-09 US US09/913,006 patent/US6756285B1/en not_active Expired - Lifetime
- 2000-02-09 DE DE60041124T patent/DE60041124D1/de not_active Expired - Lifetime
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- 2000-02-09 EP EP00903763A patent/EP1155442B1/fr not_active Expired - Lifetime
- 2000-02-09 KR KR1020017010086A patent/KR100743557B1/ko active IP Right Grant
- 2000-02-09 JP JP2000599069A patent/JP4889154B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
| JPH06196377A (ja) * | 1991-11-19 | 1994-07-15 | Sumitomo Metal Mining Co Ltd | 半導体基板の接合方法 |
| JPH0613593A (ja) * | 1992-06-25 | 1994-01-21 | Nec Corp | 半導体基板 |
| US5362667A (en) * | 1992-07-28 | 1994-11-08 | Harris Corporation | Bonded wafer processing |
| JPH07302889A (ja) * | 1994-03-10 | 1995-11-14 | Canon Inc | 半導体基板の作製方法 |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4778238B2 (ja) * | 2002-12-09 | 2011-09-21 | コミサリヤ・ア・レネルジ・アトミク | 応力下の構造体の組立により複合構造体を作製する方法 |
| JP2006509376A (ja) * | 2002-12-09 | 2006-03-16 | コミサリヤ・ア・レネルジ・アトミク | 応力下の構造体の組立により複合構造体を作製する方法 |
| JP2006509377A (ja) * | 2002-12-09 | 2006-03-16 | コミサリヤ・ア・レネルジ・アトミク | 分離されるよう構成された応力下での構造体の製造方法 |
| JP4552858B2 (ja) * | 2003-09-08 | 2010-09-29 | 株式会社Ｓｕｍｃｏ | 貼り合わせウェーハの製造方法 |
| JPWO2005027204A1 (ja) * | 2003-09-08 | 2007-11-08 | 株式会社Sumco | 貼り合わせウェーハおよびその製造方法 |
| WO2005027204A1 (ja) * | 2003-09-08 | 2005-03-24 | Sumco Corporation | 貼り合わせウェーハおよびその製造方法 |
| JP2007513512A (ja) * | 2003-12-08 | 2007-05-24 | コミッサリヤ ア レネルジ アトミック | ポリマー膜上にエレクトロニクス構成部品を分子架橋する方法 |
| JP4624131B2 (ja) * | 2005-02-22 | 2011-02-02 | 三洋電機株式会社 | 窒化物系半導体素子の製造方法 |
| JP2006237074A (ja) * | 2005-02-22 | 2006-09-07 | Sanyo Electric Co Ltd | 窒化物系半導体素子の製造方法及び窒化物系半導体素子 |
| JP2008547219A (ja) * | 2005-06-27 | 2008-12-25 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | 転位の無い歪んだ結晶を作成するための方法 |
| JP2008041830A (ja) * | 2006-08-03 | 2008-02-21 | Denso Corp | Ｓｏｉ基板およびその製造方法 |
| KR101534364B1 (ko) * | 2008-01-21 | 2015-07-06 | 소이텍 | 안정한 산화물 접착층을 가지는 합성구조를 제작하는 방법 |
| US9242444B2 (en) | 2008-01-21 | 2016-01-26 | Soitec | Method of fabricating a composite structure with a stable bonding layer of oxide |
| JP2011510503A (ja) * | 2008-01-21 | 2011-03-31 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 安定した酸化物結合層を有する複合構造の製造方法 |
| JP2009277944A (ja) * | 2008-05-15 | 2009-11-26 | Toyoda Gosei Co Ltd | 接合体の製造方法及び発光装置の製造方法 |
| JP2010087067A (ja) * | 2008-09-30 | 2010-04-15 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| KR20180054591A (ko) * | 2015-09-18 | 2018-05-24 | 빙 후 | 반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법 |
| KR102313428B1 (ko) | 2015-09-18 | 2021-10-15 | 빙 후 | 반도체 기판 본체와 그 상부의 기능층을 분리하기 위한 방법 |
| KR20200015494A (ko) * | 2017-05-31 | 2020-02-12 | 니폰 제온 가부시키가이샤 | 터치 센서 기재 및 그 제조 방법, 터치 센서 부재 및 그 제조 방법, 그리고, 표시 장치 |
| KR102567855B1 (ko) | 2017-05-31 | 2023-08-16 | 니폰 제온 가부시키가이샤 | 터치 센서 기재 및 그 제조 방법, 터치 센서 부재 및 그 제조 방법, 그리고, 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
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