JP2007513512A - ポリマー膜上にエレクトロニクス構成部品を分子架橋する方法 - Google Patents

Abstract

本発明は、エレクトロニクス部品(6)のポリマー(4)への分子架橋方法に関する。本発明に従うと、ポリマー(4)は、たとえば酸化シリコンのような接合層(5)で被覆される。この接合層(5)により炭化水素の存在に起因する問題は除去される。本発明の方法は、接着剤を使用することなく3次元構造を製造するのに使用することが可能である。

Description

本発明はポリマー支持体上へのエレクトロニクス構成部品の接合に関する。

より詳細には、本発明、の特徴のうちの1つ、は、少なくとも一部がポリマーで被覆されている表面上に分子架橋できるような接合方法に関する。

他の特徴では、本発明は、当該方法で製造されたエレクトロニクス集積素子の積層構造に関する。

積層構造を製造するには、様々な段階での接合が、接着剤、ワックス又は、感光性ポリマーによってよく確かなものになる。一般には、接合物質は一方又は両方の集合させる面に付着され、乾燥又は硬化工程で接合を確かなものにする。

エレクトロニクスの分野では、分子架橋による積層構造製造方法は既知である。しかしこの場合、高品質の接合を可能にするため、系統的に炭化水素を除去することが推奨される（たとえば、非特許文献1参照）。

加えて、耐久性のある分子架橋を提供するには平坦面が好ましい。従って、ポリマー薄膜はそのような直接的接合に向かない。決して無視できない量の炭化水素を含有していることを別にしても、ポリマーは実質的には多孔性の表面を有するからである。
仏国特許出願公開第2796491号明細書 トング、ゴスル、「半導体のウエハ接合、科学と技術(Semiconductor Wafer Bonding, Science and Technology)」、米国、ジョーンウィレイ・アンド・サンズ(John Wiley and Sons)、1999年、5.4.2項 モリソー他、「結合エネルギー制御：剥離可能な基板への新たな方法(The bonding energy control: an original way to debondable substrates)」、仏国、国際電気化学学会、2003年6月

マイクロエレクトロニクスの進展、エレクトロニクス構成部品の微細化及びエレクトロニクス集合体の複雑性の増大により、厚い、かつ/又は薄いチップをすでに形成されている集積素子プレート上に積層する3次元構造を製造しようという要求が起きてきた。

特に最初の積層構造支持体上で、エレクトロニクス構成部品は母体プレートを得るために、従来の方法に従って設置される。そのような方法は一般に、たとえばベンゾシクロブテン(BCB)のような感光性材料の成膜工程のような、電気的接続を可能にする工程に結局行き着く。母体プレートの表面上に存在する感光性材料は通常ポリマーである。問題はまさに、3次元構造を製造するため、ポリマーがチップ又は他のエレクトロニクス構成部品を表面に設置する能力を有することにある。

これまでの伝統的な接合に問題がなかったわけではない。なぜなら、接着剤、ワックスなどはどれを使おうとも、そのような積層構造での取り扱いが難しくなるような付加的な厚さを生み出すことになり、接合界面での気泡生成の恐れがあるという欠点もある。”厚い”接合層を介した支持体に接合される薄膜構造は、接合層の性質、相対的な厚さなどに依存してギザギザになりがちであることが分かった。

本発明は他の長所とともに、ポリマー表面上へのエレクトロニクス構成部品の接合に関する上記の欠点を克服する方法を提案する。

本発明は直接的分子架橋の使用を提案する。この目的のため、本発明の特徴のうちの1つに従った方法は、接合層でポリマー層を被覆することで当該分子架橋を可能する。その結果、ポリマー層の存在によって引き起こされる問題を克服することが可能になる。驚くべきことに、ポリマーはこの接合層を炭化水素で汚染しない。従って分子架橋はポリマー、つまり炭化水素の存在下でも従来技術の弊害とは対照的に良好な結果で実現されることが分かった。当業者にとって既知である特定の処理をするのと同時又は後にエレクトロニクス構成部品が集積される接合層の表面は親水性になるという利点を有する。加えて、接合層は化学的に不活性で、マイクロエレクトロニクスにおいて通常実装される接合層成膜後の工程と相性が良いことが好ましい。そのような接合層の製造に好適な材料は酸化物、窒化物又はそれらの複合層で、特にSiO₂,Si_xN_y,Si_xO_yN_zである。接合層はまた、複数の上記層の積層構造であって良い。

接合層は、平坦な接合面を得るための研磨をするのに有利である。使用条件に依存するが、そのような研磨は、全体的にも部分的にもポリマー層から接合層を傷つけることなく可能である。傷つけることで炭化水素による汚染が発生する。よって、たとえば酸化シリコン層、又は他の接合層材料の研磨よりも制御が難しい方法と同じ程度にまでポリマー層を研磨する必要はない。

接合エネルギーを増加させることが可能な方法に従って接合層表面を前処理することも可能である。またこの目的のため、本発明に従った方法は、接合層上に設置される集積素子の接触面の前処理を提案する上で有利である。

接合堆積前に、たとえばクロスリンク操作によってポリマーの前処理を行うことが好ましいだろう。加熱処理による分子架橋後に集合体を固化することを検討することも可能である。

他の特徴では、本発明は3次元エレクトロニクス構成部品の構造に関する。当該構造はたとえば酸化シリコンのような少なくとも1つの界面層の堆積を有する積層構造を有する。積層構造では、連続する層間の接合、より一般的には連続する段階間の接合は直接的である。

本発明はエレクトロニクス、光学又は光エレクトロニクスの積層構造における特定の応用を有する。それはたとえば、エレクトロニクス又は光学で使用されるような構成部品を含むプレートを有する3次元アレイの製造などである。これらのプレートは支持体で構成される。構成部品、これらはそれぞれ異なるものでも良い、は支持体に固着され、そして支持体の接続が作製される。しかし、最も単純な例は単電子構成部品又はチップを従来のエレクトロニクス集積体又は母体プレート面に”接着”することに関する。

図1aに図示されているそのようなプレート1は支持体2を有する。支持体2上に、様々なエレクトロニクス構成部品が既知の技術に従って製造される。支持体2はポリマー4で部分的に被覆されている。ポリマー4はたとえば母体プレート1の構成部品3の電気的接続に関する工程の一で使用される。ポリマー4の厚さは通常1から20μmの範囲であり、10μm未満であることが好ましい。母体プレート1の表面は特にBCB薄膜を含んで良いが、接着剤又はワックスも他の可能性としてはありうる。

本発明に従った方法では、ポリマー4の表面は前処理、特に表面を安定化させるために乾燥処理を行うことが好ましい。特に、ポリマー上で付加的なクロスリンク操作を実行することが望ましい。クロスリンク操作を実行する方法は、たとえば母体プレート1を形成する最終工程のうちの一の中で150から400℃の範囲で加熱処理することである。たとえば、BCB薄膜では、典型的には6μmのオーダーで、250℃若しくは300℃で2時間の加熱処理又は、350℃で30分の加熱処理が考えられる。

ポリマー4は接合層5で被覆される。図1bのポリマー4はもし可能であれば化学的に不活性で、通常のマイクロエレクトロニクスの処理に耐えうるものであって、堆積された薄膜の形式であることが好ましい。好適には接合層は酸化シリコンを有する。又は、窒化物若しくは酸化窒化シリコンを選択することが可能である。しかし、分子架橋を確かにするのに有利な親水性の層（本質的又は適切な処理による）を形成することが可能な任意の材料で作製可能である。接合層5は均一であって良いが、前述の均一層の重ね合わせ、たとえばSi_xO_yN_z層を被覆するSiO₂層、を有することも可能である。

エレクトロニクス構成部品3が表面上にポリマーを含まない領域を有する場合、ポリマーのみが被覆可能だが、プレート1の全面を被覆するは容易である。酸化シリコン5又は他の材料は既知の技術で堆積可能である。たとえば、220℃で”低応力”方法による、又は、300℃でプラズマ支援化学気相堆積法によるなど。もちろん、堆積温度は上述のクロスリンク操作と相性が良いことが望ましい。成膜された接合層5の厚さは50から300nmであって良く、好適には150nmのオーダーである。驚くべきことに、これらの厚さはポリマー4中に存在する炭化水素へのバリアに十分である。厚さは、特に余計な硬化効果を防ぐために比較的薄くなるように選択される。しかし、この後に実行される処理、特にたとえば表面平坦を実現するための研磨が可能な程度には厚い。

特に、接合層5の表面は接合用に前処理されることが好ましい。特に、表面の十分な水準及び、それに続いて直接的に接合することを可能にするのに十分なミクロンスケールでの粗さを得るためには、研磨する工程が望ましい。研磨は化学機械的方法によって行って良い。化学機械的方法とは、たとえば、特定の領域を化学機械研磨(CMP)又は、”スラリークリーニング”としても知られている水による研磨することである。研磨はまた、酸化物層の厚さを30nmから150nmにまで減少させることが可能である。たとえば、150nm中の80nmを除去することが可能である。驚くべきことに、この工程は、部分的にも全体的にも接合層5を全く傷つけない。接合に傷が発生することは、その粗さを別にしても、炭化水素汚染を引き起こす。研磨と同時に、又は置換反応として、表面は後に続く分子架橋を起こすために活性化することが可能である。たとえば、過酸化水素とアンモニアの混合物で、実質的には水で希釈されているものである。次の技術のうちの1つを単独、又は組み合わせで酸化シリコン膜を処理することもまた可能である。処理可能な技術とは、紫外若しくはオゾン処理又はプラズマ処理（酸素、アルゴン、窒素、水素など）のような高い接合エネルギーを可能にする他の表面前処理方法である。

同様に、接合を改良するため、酸化シリコン層と接触するチップ6（図1c参照）の活性又は不活性領域はクリーニングして良く、及び/又は、研磨しても良く、及び/又は、接合層5のところで述べた前処理と同様な特定の処理に従っても良い。接合層5を研磨された酸化シリコン層7又は、ポリマーを被覆する層と同様の他の層で被覆することもまた可能である。当業者に既知の標準的な方法を使用して、酸化物膜5,7のうちの少なくとも1つの粗さを制御された方法で増大させることが可能な処理を実行することもまた可能である。それはこの粗い面の水準で、続いて剥離が行えるためである。もちろん、結果として生じる粗さは分子架橋と相性が良い（非特許文献2参照）。この代替方法は、積層されたレベルの1つが、たとえば当該層がテストされた後に除去されるような3次元構造において特に有利である。

図1dのチップ6はそこでSiO₂で被覆されたエレクトロニクス集積素子1の表面に直接接合するのが好ましい。直接的分子架橋の結合は、要件に依存して、チップの不活性表面上でも、活性表面でも実行可能である。分子架橋に関するより詳細な情報は、非特許文献1を参照して欲しい。

直接的接合を補強するため、補完的な加熱処理が実行可能である。加熱処理は、たとえば100℃より上の温度での硬化である。

従って本発明に従った方法は、チップ6とエレクトロニクス集積素子1との間の接合を可能にする。エレクトロニクス集積素子1は付加的な接合物質を使用することなく、その表面にポリマー4を有する。特に、チップ上に余計なビーズ状の接着剤は存在しない。そして、接合中に気泡が発生するのを防ぐためのパラメータ（接着剤の性質及び形式、玉状接着剤の広がりなど）の選択に関する問題は必然的に解決することになる。

加えて、最終的に接合された構造は、予測の難しい厚さを付加してしまう接着剤を使用する構造よりも、薄くて制御性の良い厚さを有する。確かに、酸化物層5は本実施例中で使用されるが、その厚さは小さく（特に1μmよりもっと小さい）、十分に制御可能である。

実際の接合による小さな厚さ（つまり、当該方法から生じたSiO₂層の厚さは30nmから300nmの間であり、たとえば、好適には50nmのオーダーである）はまた、チップと母体プレートとの間に存在し、チップ端部との接触を補助するステップの変更が可能である。この場合、チップの未接合面と初期の支持体との間にコンタクトを形成するのは容易である。ここで、せいぜい数マイクロメーター（それは実はチップ6の厚さ）でそれらを分離している。さらなるステップ変更を補助するため、チップ6端部に斜面8を使用するのが望ましいだろう。斜面8はエッチング（たとえば、異方性化学エッチング、斜面の結晶方位に敏感）又は劈開（たとえば、好適な面方向：チップを製造する場合は<100>シリコンプレートが用いられる、劈開面はたとえば<111>面で、これは<100>面から54°7傾けた角度に対応する）で得られたプロファイルに対応するだろう。

加えて、接合前の母体プレートの前処理及び、特に平坦化は挿入された接合基板を使用するときよりも容易である。特にポリマー薄膜の厚さが小さい場合に、堆積後のようにポリマー表面を残すことは可能である、又は、接合層で画成されている接合面でただ一度だけ粗く研磨することも可能である。接合層の研磨はポリマーの研磨よりも扱いやすく、制御性も良い。

分子架橋によるチップの接合はまた、たとえばチップの設置では、接着物質での接合よりも容易に制御される。そして、チップが薄くなればなるほどその傾向は強くなる。十分薄くなったチップ又は平坦な膜はまた、転写によって酸化物膜で被覆されたBCBと接合可能である。これらのチップを転写する中間的支持体を本発明の方法で使用可能である。よって薄くなったチップは一時的に支持体に固着され、何も被覆されずに残された表面は前述のように特別に前処理される。それは、ポリマー及び接合層で被覆された最終支持体との直接的接合を可能にするためである。そこで、中間的支持体既知の技術（特許文献1参照）に従った接合後、剥離される。転写された構成要素（チップ又は膜）がギザギザになる傾向を大きく減少させる又は、この減少を除去するには、接合基板を使用した従来の接合方法と比較することで明確になる。

本発明に従った他の重要な利点は、全く又はほとんどギザギザの表面を形成することなくBCB及び酸化物膜に接合するチップを薄くすることが可能なことである。もしチップの活性表面が接合のため、SiO₂層と接触するように設置される場合、チップの背面のほとんどはグラインド、研磨、化学腐食、剥離、”リフトオフ”として知られる下地層を除去する方法などで除去可能である。それは、接合界面側に活性表面を含む薄膜のみを残すためである。

前述の説明はエレクトロニクス集積素子プレート上のチップに関する。しかし、エレクトロニクス集積素子の如何なる形式への一般化が直接導かれることは明らかである；エレクトロニクス集積素子という言葉は、マイクロエレクトロニクスの分野で従来使用されてきた手段で得られる複合物で、マイクロエレクトロニクス、光エレクトロニクス、光学、高周波などへの応用を有するものを意味する。同様な方法で、以下のものは特に”初期支持体”に接合することが可能である。それはモノリシックプレート、積層構造、現像された構造、薄膜、活性表面上であろうとなかろうと、”ビアホール”のあるなしにかかわらずである。同様に、接合の”初期支持体”は”エレクトロニクス集積素子の母体プレート”の過去の例に制限されてはならない。しかし、接合要素のところで述べたように同種の要素を含んでも良い。

よって、当該方法は複数回の繰り返しが可能である。それはマルチレベル構造を作製するためである。図2で図示しているように、この構造10は、たとえば複合物1,1',1''の積層構造を有することが可能であり、たとえば同様の形状、かつ/又は同様の外見サイズ、しかしそれぞれは異なる種類でも可能、を有することが可能である。接合表面がポリマー4を含む場合、各々はSiO₂被覆層5上に分子架橋によって前記に固着することが可能である。よって、この界面層5上にSiO₂層を成膜する前に、ポリマー4で被覆される各複合物1,1'がSiO₂層5で全面的に被覆されるように、製造された好適3次元構造10のうちの1つは設計される。界面層5は次の構成部品1',1''の分子架橋層である。

本発明の好適実施例に従った方法の様々な工程を図示している。 本発明の好適実施例に従った方法の様々な工程を図示している。 本発明の好適実施例に従った方法の様々な工程を図示している。 本発明の好適実施例に従った方法の様々な工程を図示している。 3次元構造に関する本発明の実施例の分解図である。

Claims (13)

1. 第1エレクトロニクス集積素子上への第2エレクトロニクス集積素子の分子架橋方法であって、
   前記第1エレクトロニクス集積素子の接触面は、前記第1エレクトロニクス集積素子の表面に含まれるポリマーを含み、
   前記ポリマーの少なくとも一部は接合層で被覆され、
   前記分子架橋は前記接合層と前記第2エレクトロニクス集積素子との間で起こる、
   ことを特徴とする方法。
2. 請求項1に記載の方法であって、前記第2エレクトロニクス集積素子の接触面及び/又は、前記接合層と同様の層による前記接触面の被覆のクリーニング工程を有する方法。
3. 請求項1又は2に記載の方法であって、前記第2エレクトロニクス集積素子を前記接合層に接合した後、前記第2エレクトロニクス集積素子を薄くする工程を有する方法。
4. 請求項1から3のうちのいずれか1つに記載の方法であって、接合後、前記2つの集積素子の集合体の加熱処理を有する方法。
5. 請求項1から4のうちのいずれか1つに記載の方法であって、前記被覆は50nmから300nmの厚さを有する接合層の堆積によって作製されることを特徴とする方法。
6. 請求項1から5のうちのいずれか1つに記載の方法であって、前記接合層の研磨を有する方法。
7. 請求項1から6のうちのいずれか1つに記載の方法であって、前記接合層の活性化を有する方法。
8. 請求項1から7のうちのいずれか1つに記載の方法であって、前記ポリマーを被覆する前に、前記ポリマーをクロスリンクする工程を有する方法。
9. 前記請求項のうちのいずれか1つに記載の方法であって、前記接合層は酸化シリコンを有することを特徴とする方法。
10. 積層されたエレクトロニクス集積素子のアレイを製造する方法であって、
    第1エレクトロニクス集積素子が少なくとも部分的にポリマーから構成されるように、少なくとも前記第1エレクトロニクス集積素子を現像する工程、及び、
    請求項1から9までのいずれか1つで定義された方法に従った、第2集積素子をこの面上で接合する工程、
    を有する方法。
11. 複数の界面層を有するエレクトロニクス集積素子の3次元アレイであって、各前記界面層は前記界面層のレベルで前記アレイの表面と少なくとも同じであり、その際前記界面層のうちの少なくとも一部はポリマーを少なくとも一のエレクトロニクス構成部品からポリマーを分離する、ことを特徴とするアレイ。
12. 請求項11に記載のアレイであって、
    2つのエレクトロニクス集積素子の積層で構成され、
    各集積素子は前記隣接する他方の集積素子と同じ形状かつ/又はサイズを有し、
    前記隣接する集積素子は界面層で隔離されている、
    ことを特徴とするアレイ。
13. 請求項11又は12のうちのいずれか1つに記載の方法であって、前記界面層は酸化シリコン、窒化シリコン及び/又はシリコン・オキシナイトライドを有することを特徴とするアレイ。

Images