JP2003506892A - 過度の脆弱化ステップを有した薄層の移送方法 - Google Patents

過度の脆弱化ステップを有した薄層の移送方法

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アラン・スビエ
ミシェル・ブリュエル
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コミツサリア タ レネルジー アトミーク
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Abstract

(57)【要約】 本発明は、ターゲット支持体(30)上へと、ソース基体(10)のうちの薄層(18)を移送するための方法に関するものであって、a)ソース基体に対してイオン種またはガス種を打ち込むことにより、ソース基体内に、薄層(18)を規定する分離ゾーン(16)を形成し;b)ソース基体をターゲット支持体上へと配置して、ソース基体とターゲット支持体とを相互連結し;c)分離ゾーンに沿ってソース基体(10)から薄層(18)を分離する;という方法に関するものである。本発明は、上記ステップb)を行う前に、ソース基体を熱処理することによっておよび/またはソース基体に機械力を印加することによって、分離ゾーン(16)を過度に脆弱化させることを特徴としている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、ターゲット基体と称される支持体上へと、ソース基体と称される基
体からの薄層を移送するための方法に関するものである。
【0002】 本発明は、特に、マイクロエレクトロニクスやマイクロメカニクスや集積オプ
ティクスや集積エレクトロニクスに応用される。
【0003】 例えば、本発明によれば、物理的性質の観点から選択された材料から形成され
た薄層が支持体上へと移送されそれにより複数層からなる積層体が形成されたよ
うな構造を製造することができる。よって、薄層材料の利点と支持体材料の利点
とを組み合わせることができる。とりわけ、層の移送は、例えば熱膨張係数が大
いに相違するといったような先天的不適合を有している部材どうしを、同一構造
内において組み合わせることができる。
【0004】
【従来の技術および発明が解決しようとする課題】
本明細書においては、いくつかの参考文献を参照するけれども、これら参考文
献は、本明細書の最後に列挙されている。
【0005】 薄層の形成のためによく使用される方法の中で、特に、『スマートカット』と
いう名称で周知であって参考文献(1)に開示されている分離方法に言及するこ
とができる。
【0006】 『スマートカット』方法は、本質的に、中性状態のまたはイオン状態の水素ガ
スまたは他のガスを基体内に打ち込むことをベースとしており、これにより、打
込箇所に脆弱化分離ゾーンを形成する。
【0007】 フラットな基体の場合には、分離ゾーンは、基体表面に対してほぼ平行に延在
し、基体内において、打込エネルギーによって設定された深さのところに位置し
ている。よって、分離ゾーンは、基体内において、分離ゾーンから基体表面まで
の厚さでもって延在する薄い表面層を規定する。
【0008】 第2ステップにおいては、ソース基体をターゲット基体に対して接着する。こ
れにより、薄層がターゲット基体と一体化される。薄層とターゲット基体との一
体化は、接着剤を使用しておよび/または結合層を介して、行われる。また、一
体化は、ソース基体表面とターゲット支持体の表面との間の直接的分子接着によ
って行うこともできる。
【0009】 しかしながら、後者の場合には、接着しようとする表面が、例えば良好なフラ
ットさや小さな表面粗さといったようなある種の特性を有している必要がある。
【0010】 この分離方法における最後のステップにおいては、分離ゾーンに沿ってソース
基体を分裂させる。これにより、ソース基体から薄層を分離する。よって、薄層
は、ターゲット支持体に対して一体化されたままとされる。
【0011】 参考文献(1)に開示された方法の場合には、基体の分裂(または、分離)は
、熱処理という形態でのエネルギー供給によって引き起こされる。
【0012】 打込条件は、分離ゾーンを規定し、基体からの薄層の分離を支配する。
【0013】 打込後の分離ゾーンの脆弱化が過度でありすぎると、分離にとっては好適では
あるものの、薄層の表面内の変形を引き起こすことが観測されている。変形は、
ブリスタの形態で存在し、ターゲット支持体に対しての薄層の接着にとっての障
害となる。
【0014】 過度であるようなこの脆弱化は、高濃度でのイオン打込に基づくものであった
り、低濃度でのイオン打込とこれに引き続くアニールとに基づくものであったり
、する。したがって、脆弱化領域が表面近傍に位置していることのために、過度
の脆弱化により、全く容易に(ほんのちょっとした要因で)、ブリスタが表面上
へと現れてしまうこととなる。
【0015】 ある種の応用においては、自立支持した薄いフィルムを得ることが要望されて
いる。つまり、前もって支持体に対して接着することなく、ソース基体から薄い
フィルムを分離させ得ることが、要望されている。
【0016】 このような薄いフィルムは、単体として分離された後、様々なターゲット支持
体へと移送することができる。特に、例えば熱膨張係数の適合性に関する理由と
いったような理由から、薄層の分離前にソース基体を接着することができないよ
うな支持体へと移送することができる。
【0017】 この点に関しては、参考文献(1)における方法から派生する方法を開示した
参考文献(2)を参照することができる。
【0018】 参考文献(2)は、自立支持型とされる薄いフィルムから元々の基体を分離し
得るような方法を開示している。これを行うためには、打込ガス種は、十分に深
いところに位置している必要があり、および/または、打込ステップ後において
ブリスタを起こすことなく打込ゾーンの高さ位置における分離を行い得るよう構
造を剛直なものとし得るような材料層を使用する必要がある。
【0019】 基体の分離による薄層形成技術の例示は、参考文献(3)によって完了するこ
とができる。参考文献(3)は、機械的な曲げや張力や剪断力を印加することに
よって、基体の分裂(分離)熱処理を終了させることを提案している。
【0020】 参考文献(4)は、参考文献(1)によって確立された原理をベースとした方
法を開示しているものであって、ソース基体の分裂を引き起こすために使用され
る熱供給が、打込から分裂までの間にわたってソース基体に対して印加されたす
べての熱処理における熱供給に依存することが示されている。
【0021】 熱供給とは、熱処理対における熱処理/温度の持続時間として理解される。
【0022】 いくつかの応用においては、ソース基体の薄層を、ソース基体の熱膨張係数と
は異なる熱膨張係数を有したターゲット支持体に対して接着する必要がある。
【0023】 このような応用においては、通常は、ソース基体とターゲット支持体との接着
によって得られた構造に対して、ソース基体から薄層を確実に分離させ得る十分
に大きな熱供給でもって熱処理を行うことは、困難である。
【0024】 この問題点に関する1つの解決手法は、打込種の濃度を大きくするように打込
条件を変更することである。実際、このような高濃度打込は、分裂(分離)に要
する熱供給を低減させることができる。
【0025】 例えば、ソース基体がシリコンウェハである場合には、数時間という熱処理持
続時間に対して、6×1016/cm2 という水素イオン打込濃度に代えて、1×
1017/cm2 という水素イオン打込濃度を使用することにより、熱処理温度を
400℃から280℃へと下げることができる。
【0026】 しかしながら、打込濃度を大きくするという手法は、ソース基体とターゲット
支持体との間に存在しているであろう熱膨張係数の差のために、常に満足のいく
ものではない。実際、分離のために必要な熱供給は、ソース基体とターゲット支
持体との分離、および/または、ソース支持体のバルク中での破裂、および/ま
たは、ターゲット支持体のバルク中での破裂、を引き起こしかねない。
【0027】 熱膨張の影響下での薄層とターゲット支持体との間の分離を避けるための他の
手法は、分裂(分離)ステップの前にソース基体を薄肉化することである。
【0028】 参考文献(5)によって提案されているようなこの手法は、しかしながら、付
加的な薄肉化操作が必要であるという欠点、および、かなりの量の材料が消費さ
れてしまうという欠点をもたらす。
【0029】 また、参考文献(3)に関して上述したような、薄層からのソース基体の分離
に際しての機械力の使用も、分裂に要する熱供給の低減を可能とする。特に、互
いに接触している材料どうしが互いに異なる熱膨張係数を有している場合に、分
裂に要する熱供給の低減を可能とする。しかしながら、ソース基体および/また
はターゲット支持体に対しての機械力の印加は、常に可能というわけではない。
特に、使用されている材料が脆性を有したものである場合には、また、分裂ゾー
ンがイオン打込によって十分に脆弱化されていない場合には、常に可能というわ
けではない。
【0030】 最後に、上述したような、薄層の分離技術さらには移送技術においては、いく
つかの制限や拘束がある。これら制限は、特に、ソース基体や薄層やターゲット
支持体の形成材料のタイプに関して、課される。
【0031】
【課題を解決するための手段】
本発明の目的は、上述した各種手法におけるすべての困難さや制限を有してい
ないような、薄層の移送方法を提供することである。
【0032】 1つの目的は、特に、薄層を分離させるに際しての熱供給を低減させ得るよう
なさらにはゼロとさえし得るような、薄層の移送方法を提供することである。
【0033】 他の目的は、薄層をなす材料とターゲット支持体をなす材料とが互いに異なる
熱膨張係数を有している場合に適用可能であるような、ターゲット支持体上への
薄層の移送方法を提供することである。
【0034】 さらに他の目的は、ソース基体の(ブリスタが存在していないといったような
)優秀な表面状態を維持することができ、これにより、結合支持材料(接着剤)
を使用するか使用しないかに関係なく、ソース基体をターゲット支持体に対して
良好に接着し得るような、また、大いに脆弱化された分離ゾーンを得ることを可
能とし得るような、薄層の移送方法を提供することである。
【0035】 最後に、本発明の目的は、移送後においてターゲット支持体上に、表面粗さの
小さな自由表面を有した薄層を得ることができるような、移送方法を提供するこ
とである。
【0036】 これら目的を達成するため、本発明は、より詳細には、ターゲット支持体上へ
と、ソース基体のうちの薄層を移送するための方法であって、 a)ソース基体に対してイオン種またはガス種を打ち込むことにより、ソース
基体内に、薄層を規定する分離ゾーン(劈開ゾーン)を形成し; b)ソース基体をターゲット支持体上へと配置して、ソース基体とターゲット
支持体とを相互連結(一体化)し; c)分離ゾーンに沿ってソース基体から薄層を分離する; という各操作を記載順に行う方法に関するものである。
【0037】 本発明においては、上記ステップb)を行う前に、 −分離ゾーンとソース基体の表面との間に、自立支持可能な下限厚さ以上の厚
さを有した厚膜化材料フィルムを形成し、 −ソース基体を熱処理することによっておよび/またはソース基体に機械力を
印加することによって、分離ゾーンを過度に脆弱化させる。
【0038】 本発明における第1製造方法においては、フィルムの形成ステップにおいて、
フィルムの厚さのところに分離ゾーンを形成するようにして上記ステップa)に
おける打込を行い、この場合、フィルムが薄層を形成するものとする。
【0039】 本発明における第2製造方法においては、フィルムの形成ステップにおいて、
薄層の上に、厚膜化層を形成し、この場合、薄層と厚膜化層とによってフィルム
を形成する。
【0040】 フィルムの下限厚さとは、表面ブリスタを発生させることなく分離ゾーンのと
ころにおいてフィルムを分離するに際して、フィルムを剛直とし得る下限厚さの
ことである。自立可能なフィルムを得ることを可能とするのは、この下限厚さ以
上においてである。この下限厚さは、特に、材料の機械的性質に依存し、また、
例えば熱処理における温度上昇といったような上記ステップc)における分離条
件にも依存する。
【0041】 本発明における有利な方法においては、上記ステップb)を行うよりも前に、
マイクロエレクトロニクス素子および/またはマイクロメカニカル素子および/
またはオプトエレクトロニクス素子の全部または一部を形成する。
【0042】 上記ステップc)におけるソース基体からの薄層の分離は、熱処理によって、
または、機械力の印加によって、または、これら双方の作用によって、引き起こ
すことができる。
【0043】 ここで、過度の脆弱化ステップの結果として、分離を行う上記ステップc)の
際に使用される熱供給および/または機械力を、明確に低減することができる。
これにより、互いに接触している材料どうしの熱膨張係数に差がある場合であっ
てさも、ソース基体とターゲット支持体との間における接着の解離を引き起こす
ことがない。
【0044】 本発明の他の利点は、互いに接触している部材どうしにもたらされる機械力を
低減できることであり、これにより、互いに接触している部材どうしの劣化を防
止することができる。これにより、分離が容易とされる。
【0045】 過度の脆弱化ステップが、ターゲット支持体上へのソース基体の配置ステップ
(上記ステップb))よりも前に行われる限りにおいては、過度の脆弱化ステッ
プが、熱膨張係数が異なるという制限事項によって制限を受けることがないこと
に注目することは、重要である。
【0046】 本発明による有利な見地においては、過度の脆弱化ステップは、分離を可能と
する熱供給全体と比較して、50%以上の熱供給を使用した熱処理を使用して行
われる。好ましくは、60%以上の熱供給を使用した熱処理を使用して行われる
【0047】 ここでいう熱供給全体というものは、本発明による方法における分離操作だけ
における熱処理だけでなく、例えばステップa)とステップb)との間において
薄層上に材料を成膜して素子を形成する場合における熱処理といったような熱処
理も含めて、考慮している。
【0048】 上述したように、上記ステップc)および過度の脆弱化ステップにおいては、
機械力を印加することができる。
【0049】 これら機械力は、例えば、機械的圧力および/または機械的応力および/また
はガス圧力の形態とされた力とすることができる。
【0050】 分離のための熱処理は、上記ステップc)における薄層の分離に際し、ソース
基体とターゲット支持体との間のわずかの距離の分離またはこの熱処理だけによ
る完全な分離を十分に引き起こし得るようなものとすることができる。
【0051】 上記打込ステップa)においては、ソース基体内において、分離ゾーンのとこ
ろに、複数のキャビティを形成することができる。
【0052】 キャビティ(または、マイクロキャビティ、または、小プレート、または、マ
イクロバブル)は、様々な形態で存在することができる。キャビティは、球形と
することもまたフラットなものとすることもでき、わずかに原子間間隔数個分の
厚さのものとすることができる。その上、キャビティは、打込イオンに由来する
自由ガス相および/またはガス原子を含有することができ、これら自由ガス相お
よび/またはガス原子が材料原子に対して付着することによって壁を形成するこ
とができる。あるいは、キャビティは、非常に少量のガスしか含有しないことも
でき、また、ガスを一切含有しないこともできる。
【0053】 ソース基体が受ける熱処理により、特に、本発明による方法における過度の脆
弱化の際の熱処理により、複数のキャビティの全部のまたは一部の合体が引き起
こされる。このような合体は、分離ゾーンにおける基体の過度の脆弱化を引き起
こす。
【0054】 加えて、この現象は、分離による移送後における薄層自由表面の表面粗さを小
さいものとすることができる。
【0055】 例えばSiやSiO2 やSi34から形成されるあるいはSiCから形成する
ことさえできるような、厚膜化層が、薄層の全部または一部をカバーする。比較
的厚いフィルムを得るための厚膜化層の厚さは、例えば、SiO2 製厚膜化層の
場合には3〜10μmに選択される。
【0056】 厚膜化層として使用される層を、薄層上へのエレクトロニクス素子またはオプ
トエレクトロニクス素子またはメカニカル素子のために全体的にまたは部分的に
使用される層とすることができることを指摘することは、重要である。
【0057】 本発明による方法は、また、ソース基体のうちの薄層を移送するための方法に
関するものであって、 a)ソース基体に対してイオン種またはガス種を打ち込むことにより、ソース
基体内に、薄層を規定する分離ゾーンを形成し; b)分離ゾーンに沿ってソース基体から薄層を分離する; という場合において、上記ステップb)を行う前に、 −分離ゾーンとソース基体の表面との間に、自立支持可能な下限厚さ以上の厚
さを有した厚膜化材料フィルムを形成し、 −ソース基体を熱処理することによっておよび/またはソース基体に機械力を
印加することによって、分離ゾーンを過度に脆弱化させるという方法に関するも
のである。
【0058】 本発明によれば、厚膜化層の存在の結果として、完全な分離に対しての80〜
90%にも及ぶ非常に過度の脆弱化を得ることができる。この厚膜化層は、過度
の脆弱化を増大させるという目的で表面上に成膜されている。
【0059】
【発明の実施の形態】
本発明の他の特徴点や利点は、添付図面を参照した以下の説明により、明瞭と
なるであろう。以下の説明は、本発明を制限するものではなく、単なる例示とし
た与えられている。
【0060】 以下の説明は、シリコンからなる薄層の、溶融シリカ(不適切ではあるものの
、石英と称される)からなるターゲット支持体上への移送に関するものである。
【0061】 しかしながら、本発明は、結晶質であるかどうかに無関係に、他の固体材料に
関して適用することができる。固体材料は、誘電体や導体や半絶縁体や半導体と
することができる。
【0062】 同様に、ターゲット支持体は、例えばハンドルやかさ高い基体や多層基板とい
ったように、最終支持体とすることもまた中間支持体とすることもできる。
【0063】 特に、本発明による方法は、例えばLiNbO3 といったようなまた例えばG
aAsやInPのようなIII−V半導体といったような、非半導体材料や強誘電性
材料や圧電性材料からなる層を、シリコンまたはSiC上へと移送する場合に、
利点をもたらす。
【0064】 図1は、初期状態におけるシリコン基板(10)を示している。シリコン基板
(10)は、矢印(12)で示すようにして、水素イオン打込を受ける。この打
込は、本発明による方法におけるステップa1)に対応している。
【0065】 例えば6×1016/cm2 という照射量でもってかつ70keVというエネル
ギーでもって行われるような打込により、基板(10)内において7000オン
グストロームという程度の深さ位置に、複数のマイクロキャビティ(14)を形
成することができる。
【0066】 この深さは、薄層(18)の厚さに対応している。薄層(18)は、複数のマ
イクロキャビティ(14)から構成されるとともに分離ゾーンと称されるゾーン
(16)によって、基板の表面領域に形成されている。
【0067】 この打込よりも前に、あるいは、好ましくはこの打込よりも後に、表面薄層(
18)は、この薄層(18)内に電子素子や光学素子や機械素子を形成するため
の、それ自体は公知であるような他の処理を受けることができる。そのような素
子は、図示の単純化のために、図示を省略されている。この場合、このようなス
テップは、過度の脆弱化に際して考慮される。
【0068】 同様に、図面を見やすいものとするために、存在している様々な層や特徴物は
、互いに同一のスケールで示されているわけではない。特に、薄層は、実際には
非常に薄い層であるけれども、誇張した厚さでもって図示されている。
【0069】 図2は、本発明による方法における厚い層の利用のためのステップに対応する
ものであって、薄層(18)上への、5μm以上の厚さの酸化シリコン層(20
)の成膜を示している。この酸化シリコン層は、例えば、300℃という温度で
の、プラズマを利用した化学気相蒸着によって成膜される。熱供給は、この比較
的厚い層の形成ステップ時にブリスタが発生しないように、選択される。
【0070】 酸化シリコン層(20)は、薄層(18)に対しての厚膜化部材として機能す
る。言い換えれば、酸化シリコン層(20)は、その後の熱処理の影響による薄
層の変形を防止することを目的としている。
【0071】 図3は、本発明による方法における過度の脆弱化ステップに対応している。こ
のステップ時においては、基板は、分離ゾーン(16)をさらに脆弱化させるこ
とを目的として、処理を受ける。
【0072】 例示するならば、450℃という程度の温度でもって12分間という程度の時
間にわたって、熱処理が行われる。
【0073】 熱供給は、好ましくは、アニールだけによって分離を行うのに必要な熱供給の
60%より大きいものとされる。このような過度の脆弱化は、フィルムが十分な
厚さであることにより、可能とされている。
【0074】 熱処理によって、マイクロキャビティ(14)および分離ゾーン(16)の部
分的合体が引き起こされることが観測されている。
【0075】 この操作時には、薄層(18)をカバーしている比較的厚い層(20)が、薄
層の変形を防止し、特に、ブリスタの発生を防止している。
【0076】 この比較的厚い層が無ければ、450℃の熱処理では、2分間という程度の時
間後に、ブリスタが出現するであろう。この場合の熱供給は、分離のための必要
な熱処理における熱供給の、10%程度に過ぎない。
【0077】 熱処理の後には、厚膜化層(20)の自由表面の研磨操作を行うことができる
。これにより、表面粗さが改良され、分子接着の待受状態とすることができる。
【0078】 図4は、ソース基板(10)の、石英ウェハからなるターゲット支持体(30
)上への、配置を示している。
【0079】 この配置は、ターゲット支持体のうちのフラットな面を、厚膜化層(20)の
フラットな自由表面に対して接触させるようにして、行われる。
【0080】 互いに接触している表面どうしのところにもたらされる分子接着力が、ソース
基板とターゲット支持体との間の相互連結(一体化)を確保する。
【0081】 使用材料の性質のためにまたは表面品質のためにそのような分子接着ができな
い場合には、バインダまたは接着剤を使用することによって配置を行うことがで
きる。
【0082】 分子接着力は、例えば熱処理によっておよび/または表面調整によって、補強
することができる。例示するならば、シリコンと石英との間のそれぞれの熱膨張
係数の差が大きいことのために、熱処理は、200℃という程度の比較的低温で
もって、20hという時間をかけて、行われる。
【0083】 この熱処理は、制約を誘起することに貢献することができる。例えば、分離ゾ
ーンに沿ってのソース基板の分裂を、得ることができる。
【0084】 図5は、ソース基板の分裂という本発明による方法におけるステップc)を図
示している。分裂は、分離ゾーンに沿って起こり、薄層(18)が、ソース基板
(10)の残部から分離される。残部は、例えばさらなる薄層の移送のためにと
いったような用途に、再使用することができる。
【0085】 薄層(18)は、厚膜化層(20)を介して支持体(30)に対して一体化さ
れたままとされる。
【0086】 図示していないものの、薄層の厚さが変形を十分に防止できるくらいに厚いも
のであるという他の例においては、厚膜化層を省略することができる。その場合
には、薄層は、ターゲット支持体に対して直接的に接触される。
【0087】 例示するならば、ソース基板としてSiC基板を使用し、約200keVで打
込を行い、これにより、約1.5μmという厚さのフィルムを形成し、厚膜化層
を使用しない、という例について言及することができる。この例においては、過
度の脆弱化は、厚膜化層を使用することなく行うことができる。
【0088】 ソース基板の分裂は、機械力によっておよび/または熱処理によって、行うこ
とができる。
【0089】 上述した例においては、脆弱化ゾーンのところに手動でもって、かみそりブレ
ード(図示せず)を挿入することができる。
【0090】 本発明は、様々な素子を有した半導体層を透明支持体に対して付加することを
原理とした、溶融シリカ上へのシリコン薄層の製造に関して、特に好適に適用す
ることができる。
【0091】 [参考文献] (1)仏国特許出願公開明細書第2 681 472号(米国特許明細書第5,3
74,564号) (2)仏国特許出願公開明細書第2 738 671号(米国特許明細書第5,7
14,395号) (3)仏国特許出願公開明細書第2 748 851号 (4)仏国特許出願公開明細書第2 767 416号 (5)仏国特許出願公開明細書第2 755 537号
【図面の簡単な説明】
【図1】 ソース基体を概略的に示す断面図であって、イオン打込操作を示
している。
【図2】 図1のソース基体を概略的に示す断面図であって、所定厚さ層の
形成操作を示している。
【図3】 図2のソース基体を概略的に示す断面図であって、過度の脆弱化
操作を示している。
【図4】 図3のソース基体がターゲット支持体上に配置されることによっ
て形成された構造を概略的に示す断面図である。
【図5】 ソース基体の分裂後における図4の構造を概略的に示す断面図で
ある。
【符号の説明】
10 シリコン基板(ソース基体) 16 分離ゾーン 18 薄層 20 酸化シリコン層、厚膜化層 30 ターゲット支持体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミシェル・ブリュエル フランス・F−38113・ヴレイ・プレヴェ ール・ニュメロ・9 (72)発明者 ベルナール・アスパール フランス・F−38140・リヴ・ロティスマ ン・ル・アモー・デ・ザイエ・110 【要約の続き】

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 ターゲット支持体(30)上へと、ソース基体(10)のう
    ちの薄層(18)を移送するための方法であって、 a)前記ソース基体に対してイオン種またはガス種を打ち込むことにより、前
    記ソース基体内に、前記薄層(18)を規定する分離ゾーン(16)を形成し; b)前記ソース基体を前記ターゲット支持体上へと配置して、前記ソース基体
    と前記ターゲット支持体とを相互連結し; c)前記分離ゾーンに沿って前記ソース基体(10)から前記薄層(18)を
    分離する; という方法において、前記ステップb)を行う前に、 −前記分離ゾーンと前記ソース基体の表面との間に、自立支持可能な下限厚さ
    以上の厚さを有した厚膜化材料フィルムを形成し、 −前記ソース基体を熱処理することによっておよび/または前記ソース基体に
    機械力を印加することによって、前記分離ゾーン(16)を過度に脆弱化させる
    ことを特徴とする方法。
  2. 【請求項2】 請求項1記載の方法において、 前記ソース基体(10)からの前記薄層(18)の分離を、熱処理によってお
    よび/または機械力の印加によって、引き起こすことを特徴とする方法。
  3. 【請求項3】 請求項1または2記載の方法において、 前記過度の脆弱化を、分離を可能とする程度の熱供給を使用した熱処理によっ
    て行うことを特徴とする方法。
  4. 【請求項4】 請求項2記載の方法において、 前記分離のための熱処理を、前記ステップc)における前記薄層(18)の分
    離に際し、前記ソース基体と前記ターゲット支持体との間のわずかの距離の分離
    またはこの熱処理だけによる完全な分離を十分に引き起こし得るようなものとす
    ることを特徴とする方法。
  5. 【請求項5】 請求項1記載の方法において、 前記ステップc)および前記過度の脆弱化ステップにおいては、機械的圧力お
    よび/または機械的応力および/またはガス圧力の形態とされた力を印加するこ
    とを特徴とする方法。
  6. 【請求項6】 ソース基体(10)のうちの薄層(18)を移送するための
    方法であって、 a)前記ソース基体に対してイオン種またはガス種を打ち込むことにより、前
    記ソース基体内に、前記薄層(18)を規定する分離ゾーン(16)を形成し; b)前記分離ゾーンに沿って前記ソース基体(10)から前記薄層(18)を
    分離する; という場合において、前記ステップb)を行う前に、 −前記分離ゾーンと前記ソース基体の表面との間に、自立支持可能な下限厚さ
    以上の厚さを有した厚膜化材料フィルムを形成し、 −前記ソース基体を熱処理することによっておよび/または前記ソース基体に
    機械力を印加することによって、前記分離ゾーン(16)を過度に脆弱化させる
    ことを特徴とする方法。
  7. 【請求項7】 請求項1記載の方法において、 前記フィルムの形成ステップにおいては、前記フィルムの厚さのところに分離
    ゾーンを形成するようにして前記ステップa)における前記打込を行い、この場
    合、前記フィルムが前記薄層を形成するものとすることを特徴とする方法。
  8. 【請求項8】 請求項1記載の方法において、 前記フィルムの形成ステップにおいては、前記薄層の上に、厚膜化層(20)
    を形成し、この場合、前記薄層と前記厚膜化層とによって前記フィルムを形成す
    ることを特徴とする方法。
  9. 【請求項9】 請求項1記載の方法において、 前記ステップb)を行うよりも前に、マイクロエレクトロニクス素子および/
    またはマイクロメカニカル素子および/またはオプトエレクトロニクス素子の全
    部または一部を形成することを特徴とする方法。
JP2001516228A 1999-08-04 2000-08-03 過度の脆弱化ステップを有した薄層の移送方法 Pending JP2003506892A (ja)

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005354078A (ja) * 2004-06-10 2005-12-22 Soi Tec Silicon On Insulator Technologies 材料複合体ウェーハの製造方法
JP2006528422A (ja) * 2003-07-21 2006-12-14 コミサリヤ・ア・レネルジ・アトミク 積重ね構造およびそれの作成方法
JP2007507859A (ja) * 2004-01-29 2007-03-29 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 半導体層の分離方法
JP2008124207A (ja) * 2006-11-10 2008-05-29 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2009295667A (ja) * 2008-06-03 2009-12-17 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2014532310A (ja) * 2011-10-06 2014-12-04 マイクロン テクノロジー, インク. 結晶材料を含むユニットの処理方法および半導体オンインシュレータ構造の形成方法
JP2016508291A (ja) * 2012-12-28 2016-03-17 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 多層半導体デバイス作製時の低温層転写方法
KR20190037324A (ko) * 2016-08-11 2019-04-05 소이텍 유용 층을 전사하기 위한 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2830983B1 (fr) * 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
JP4277481B2 (ja) 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
FR2845517B1 (fr) * 2002-10-07 2005-05-06 Commissariat Energie Atomique Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur
FR2845518B1 (fr) * 2002-10-07 2005-10-14 Commissariat Energie Atomique Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur
FR2846788B1 (fr) * 2002-10-30 2005-06-17 Procede de fabrication de substrats demontables
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2899378B1 (fr) 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR101447048B1 (ko) 2007-04-20 2014-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판 및 반도체장치의 제조방법
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작방법
JP5367330B2 (ja) 2007-09-14 2013-12-11 株式会社半導体エネルギー研究所 Soi基板の作製方法及び半導体装置の作製方法
JP5464843B2 (ja) 2007-12-03 2014-04-09 株式会社半導体エネルギー研究所 Soi基板の作製方法
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
FR3108787B1 (fr) * 2020-03-31 2022-04-01 Commissariat Energie Atomique Procédé basse température de transfert et de guérison d’une couche semi-conductrice

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050628A (ja) * 1996-05-15 1998-02-20 Commiss Energ Atom 半導体材料薄層の製造方法
WO1998052216A1 (en) * 1997-05-12 1998-11-19 Silicon Genesis Corporation A controlled cleavage process
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050628A (ja) * 1996-05-15 1998-02-20 Commiss Energ Atom 半導体材料薄層の製造方法
WO1998052216A1 (en) * 1997-05-12 1998-11-19 Silicon Genesis Corporation A controlled cleavage process
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006528422A (ja) * 2003-07-21 2006-12-14 コミサリヤ・ア・レネルジ・アトミク 積重ね構造およびそれの作成方法
JP2007507859A (ja) * 2004-01-29 2007-03-29 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 半導体層の分離方法
JP2005354078A (ja) * 2004-06-10 2005-12-22 Soi Tec Silicon On Insulator Technologies 材料複合体ウェーハの製造方法
JP4508955B2 (ja) * 2004-06-10 2010-07-21 エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ 材料複合体ウェーハの製造方法
JP2008124207A (ja) * 2006-11-10 2008-05-29 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2009295667A (ja) * 2008-06-03 2009-12-17 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2014532310A (ja) * 2011-10-06 2014-12-04 マイクロン テクノロジー, インク. 結晶材料を含むユニットの処理方法および半導体オンインシュレータ構造の形成方法
JP2016508291A (ja) * 2012-12-28 2016-03-17 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 多層半導体デバイス作製時の低温層転写方法
KR20190037324A (ko) * 2016-08-11 2019-04-05 소이텍 유용 층을 전사하기 위한 방법
KR102489395B1 (ko) 2016-08-11 2023-01-18 소이텍 유용 층을 전사하기 위한 방법

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