KR20190037324A - 유용 층을 전사하기 위한 방법 - Google Patents

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Abstract

본 발명은, 지지부(4) 상에 유용 층(3)을 전사하기 위한 방법에 관한 것이며, 그 방법은, 제1 기판(1) 내에 광 종을 주입함으로써 취화 평면(2)을 형성하여, 그러한 평면과 제1 기판(1)의 하나의 표면 사이에 유용 층(3)을 형성하는 단계; 파단될 조립체(5)를 형성하기 위해, 제1 기판(1)의 표면 상에 지지부(4)를 적용하는 단계; 파단될 조립체(5)를 취화시키기 위해 열 처리를 적용하는 단계; 및 취화 평면(3)을 따라 제1 기판(1) 내로 파단파를 개시하고 전파시키는 단계를 포함한다. 본 발명에 따르면, 파단파가 취화 평면(2)의 중심 영역에서 개시되고, 그러한 파의 속도가 충분하도록 그러한 파의 전파 속력이 제어된다. 따라서, 파단파의 개시 및/또는 전파 시 방출되는 음향 진동들과 파단파의 상호 작용들이 유용 층(3)의 주변 영역으로 제한된다.

Description

유용 층을 전사하기 위한 방법
본 발명은 유용 층을 전사하기 위한 방법에 관한 것이다.
지지 기판(4) 상에 유용 층(useful layer)(3)을 전사(fransfer)하기 위한 방법은 도 1에 도시된 바와 같이, 문헌 제FR3020175호로부터 알려져 있으며, 그러한 방법은 다음의 주요 단계들을 포함한다:
- 단계 a)에서, 제1 기판(1) 내에 광 종(light species)을 주입함으로써 취화 평면(embrittlement plane)(2)을 형성하여, 그러한 평면과 제1 기판(1)의 하나의 표면 사이에 유용 층(3)을 형성한다;
- 단계 b)에서, 2개의 노출된 표면들(S1, S2)을 갖는 파단(fracture)될 조립체(5)를 형성하기 위해, 제1 기판(1)의 표면 상에 지지부(4)를 적용한다;
- 단계 c)에서, 파단될 조립체(5)를 취화(embrittle)시키기 위해 열 처리를 적용한다;
- 단계 d)에서, 취화 평면(2)을 따라 제1 기판(1) 내로 파단파(fracture wave)를 개시하고 전파시킨다.
이 문헌에 따르면, 파단파의 개시 및/또는 전파 시 음향 진동들이 방출된다. 파단파와 그러한 음향 진동들 사이의 상호 작용은 형성된 유용 층의 두께의 주기적인 변동 패턴들을 형성하며, 이는 층의 전체 표면 상으로 연장된다. 다시 말하면, 파단파가 통과하는 재료의 순간 응력의 상태에 따라 파단파는 파단파의 진행 평면에 대해 수직으로 일탈되며, 그러한 응력 상태는 음향파에 의해 영향을 받는다. 도 2는 위에서 개시된 방법에 따른, 전사되는 유용 층의 두께의 변동 패턴들을 도시한다. 예시된 예에서, 패턴들은 측면 및 원형 패턴들을 포함한다(이 도면에서 각각 a 및 b로 표시됨). 그러한 패턴들은 KLA-Tencor 회사에 의한 검사 툴 SurfscanTM을 사용하여, 층 표면에 의해 브로드캐스트되는 광의 세기에 대응하는 “헤이즈(haze)”(현재 영어 용어에 따름)를 측정함으로써 분명하게 되었다. 그러한 검사 기법에 대한 추가적인 정보를 위해, F. Holsteyns에 의한 논문 << Seeing through the 헤이즈 >>, Yield Management Solution, 2004년 봄, pp50-54가 참조될 수 있다.
이 문제를 해결하기 위해, 위의 문헌은 파단될 조립체에 흡수 엘리먼트를 장착하는 것을 제공하며, 그 흡수 엘리먼트는 방출되는 음향파를 검출하고 소산시키고, 유용 층의 두께의 그러한 변동 패턴들의 형성을 방지 또는 제한한다. 이 방법이 완벽하게 효율적이지만, 그럼에도 불구하고, 그 방법은 파단될 조립체의 면들 중 적어도 하나 상에 하나의 흡수 엘리먼트를 구현하는 것을 요구하며, 이는 유용 층을 전사하기 위한 방법을 더 복잡하게 만든다.
본 발명의 하나의 목적은 유용 층의 두께의 변동 패턴의 정도를 감소시키면서 유용 층을 전사하기 위한 간단한 방법을 제공하는 데 있다.
이러한 목표에 도달하기 위해, 본 발명은 다음의 단계들을 포함하는, 지지부 상에 유용 층을 전사하기 위한 방법을 제공한다.
- 제1 기판 내에 광 종을 주입함으로써 취화 평면을 형성하여, 그러한 평면과 제1 기판의 하나의 표면 사이에 유용 층을 형성하는 단계;
- 파단될 조립체를 형성하기 위해, 제1 기판의 표면 상에 지지부를 적용하는 단계;
- 파단될 조립체를 취화시키기 위해 열 처리를 적용하는 단계;
- 취화 평면을 따라 제1 기판 내로 파단파를 개시하고 전파시키는 단계.
방법은, 파단파가 취화 평면의 중심 영역에서 개시되고, 그러한 파의 속도가 충분하도록 그러한 파의 전파 속력이 제어되는 것을 특징으로 한다. 따라서, 파단파의 개시 및/또는 전파 시 방출되는 음향 진동들과 파단파의 상호 작용들이 유용 층(3)의 주변 영역으로 제한된다.
본 발명은 두께의 주기적인 변동 패턴들의 형성을 유용 층의 한 부분만으로 제한하는 것을 가능하게 한다.
개별적으로 또는 임의의 기술적으로 실현 가능한 조합으로 취해지는, 본 발명의 다른 유리하고 비제한적인 특성들에 따르면:
● 파단파의 전파 속력은 음향파의 속력의 3분의 1보다 더 높은 속도를 갖도록 제어된다;
● 제1 기판은 실리콘으로 제조되고, 파단파의 전파는 2 km/sec 초과의 속도를 갖도록 제어된다;
● 파단파의 전파는 2 km/sec 내지 4.5 km/sec; 바람직하게는 3.8 km/sec 내지 4.2 km/sec의 범위의 속도를 갖도록 제어된다;
● 파단파는 취화 열 처리를 적용함으로써 개시되고, 전파 속력은 개시 시 그러한 열 처리의 온도를 선택함으로써 제어된다;
● 취화 열 처리의 온도는 400 ℃ 또는 500 ℃ 초과이다;
● 파단파의 개시는 취화 평면의 중심 영역에 또는 그러한 중심 영역의 근방에 위치된 초기 파단부에 의해 야기된다;
● 초기 파단부는 취화 평면 내의 평균 농도와 비교하여 더 많은 광 종을 포함하는 볼륨으로 구성된다;
● 초기 파단부는 취화 평면의 중심 영역과 일치하여 제1 기판과 지지부 사이의 계면에 위치된 공동 또는 바디로 구성된다;
● 파단파는 취화 평면의 중심 영역에서의 에너지 입력에 의해 개시된다;
● 전파 속력은, 취화 평면이 타겟 성숙 레이트(maturing rate)와 적어도 동일한 성숙 레이트를 갖도록, 취화 열 처리를 교정함으로써 제어된다;
● 제1 기판은 디스크-형상 웨이퍼로 구성되고, 중심 영역은 웨이퍼의 기하학적 중심을 포함한다;
● 주변 영역은 환상 영역(annular area)이며, 그 환상 영역의 원의 내측 반경은 제1 기판의 반경의 2/3, 그리고 바람직하게는 80%보다 더 크다;
● 주변 영역은 유용 층의 하나의 배제 영역(exclusion area)에 완전히 포함된다.
본 발명의 추가적인 특성들 및 이점들은, 첨부 도면들을 참조하여 이루어지는, 본 발명의 상세한 설명으로부터 명확하게 될 것이다.
도 1은 최신 기술에 따른, 유용 층을 전사하기 위한 방법을 도시한다.
도 2는 두께의 주기적인 변동 패턴들을 나타내는, 선행 기술의 유용 층에 의해 방출되는 헤이즈의 도면을 도시한다.
도 3은 파단파의 속력과 음향파의 속력 사이의 실험적 관계의 도면을 도시한다.
도 4는 본 발명에 따른, 유용 층을 전사하기 위한 방법을 도시한다.
도 5a는 본 발명에 따른 방법에 의해 획득된 유용 층에 의해 방출된 헤이즈의 도면을 도시한다.
도 5b는 본 발명에 따른 방법의 시뮬레이션에 의해 획득된 유용 층의 도면을 도시한다.
본 출원의 발명자들은 유용 층(useful layer)을 전사(fransfer)하기 위한 오리지널 방법을 제공하기 위해, 선행 기술의 제시에 개시된 현상들을 철저히 연구하였다. 이 오리지널 접근법은, 예컨대 음향파를 수집하고 그리고/또는 음향파를 흡수함으로써 음향파의 발현을 제한하는 것을 목적으로 하는 것이 아니라 파단파(fracture wave)와 음향파의 상호 작용을 제한하는 것을 목적으로 한다. 그에 따라, 두께의 주기적인 변동 패턴들의 형성이 그러한 층의 한 부분만으로 제한된다.
그에 따라, 본 발명자들은, 음향파가 파단파의 속력보다 더 빠른 속력으로 파단 개시점으로부터 전파될 것이고, 파단될 조립체의 단부들 상에서의 음향파의 반사와 파단파 사이의 충돌에 의해 야기되는 간섭들로부터 파 패턴의 원인이 유래된 것을 주목하였다. 음향파의 전파 특성들, 그리고 구체적으로는 음향파의 속력은 파단될 조립체의 하나의 면 및/또는 다른 면 상에 위치된 압전 센서들에 의해 측정될 수 있다.
그러한 간섭들을 제한하기 위해, 본 발명은, 한편으로, 파단될 조립체의 단부들로부터 멀리 파단들의 개시점을 배치하는 것, 즉, 기판 에지들로부터 일정 거리만큼 떨어져 취화 평면(embrittlement plane)의 중심 영역에 그러한 개시점을 배치하는 것을 제공한다. 따라서, 반사된 음향파가 파단파와 조우하는 순간은 파단 개시 시간에 대하여 지연된다.
동시에, 본 발명은 파단파의 전파의 속력을 제어하는 것을 제공한다. 후자는 (유용 층의 두께의 주기적인 변동 패턴들을 가질) 파단파 및 반사된 음향파의 영역이 파단될 조립체의 주변 영역으로 한정되도록 할 정도로 충분히 높게 선택된다. 가장 유리한 상황들에서, 구체적으로는 파단파의 속력이 충분히 높은 경우, 일반적으로, 주변 영역은 유용 층의 하나의 배제 영역(exclusion area), 즉 컴포넌트들의 형성이 계획되지 않은 영역에 포함될 수 있다. 그러한 배제 영역은 유용 층의 주변부에서 0.5 내지 2 또는 3 밀리미터일 수 있다. 주변 영역 내에 포함되지 않는 유용 층의 표면에는 대부분 주기적인 패턴들이 없고, 그에 따라, 그 표면은 두께 균일성에 대한 요구되는 특성들을 갖는다.
본 발명의 원리는 음향파의 전파 속력이 파단파의 전파 속력과 직접적으로(예컨대, 비례하여) 연관되지 않는다는, 본 출원의 발명자들에 의해 체크된 가정에 기초한다는 것이 유의되어야 한다.
사실상, 원형 형상 및 반경(R)을 갖는 파단될 조립체가 고려되고, Vg가 파단될 조립체에 의해 정의된 평면 내의 음향파의 속력을 나타내고, Vf가 파단파의 속력인 경우, 파단될 조립체의 중심(파단이 개시된 곳)과 양 파들이 충돌하는 위치 사이의 거리(d)는 다음의 방정식을 만족시킨다:
d/Vf = (2R-d)/Vg
조우점(meeting point)에서, 파단파가 속력(Vf)으로 거리(d)만큼 이동하였고, 반사된 음향파가 속력(Vg)으로 거리((2R-d))만큼 이동한 것으로 가정한다. 그에 따라, 그러한 거리(d)는 다음의 방정식을 충족시키는 것으로 결정될 수 있다:
d = 2R/1 + Vg/Vf)
그에 따라, Vg/Vf 비율이 1에 근접하게 제어될 수 있는 한, 그러한 거리(d)는 가능한 R에 근접하게 제어될 수 있다는 것이 유의될 수 있다.
도 3은 파단파의 다양한 속력들(Vf)에 대한 Vg/Vf 비율을 나타내는, 본 발명의 준비로서 본 발명자들에 의해 수행된 실험들의 결과들을 도시한다. 그러한 측정들은 층을 전사하기 위한 방법이 제1 실리콘 기판에 적용될 때 획득되었다.
파단파 속력(Vf)의 값을 선택함으로써 Vg/Vf 비율이 1 내지 2의 넓은 범위로부터 선택될 수 있다는 것이 유의될 수 있다. 대략 1 km/sec의 파단파의 낮은 속력의 경우, 음향파의 속력은 거의 2배만큼 높다(Vg/Vf가 2에 근접함). 그에 따라, 조우 영역은 환상 영역(annular area)이며, 그 환상 영역의 내측 반경은 파단될 조립체의 반경(R)의 2/3와 동일하다.
파단파의 높은 속력의 경우, 음향파의 속력은 파단파의 속력보다 약간 더 높다(Vg/Vf가 1에 근접함). 그러면, 조우 영역은 환상 영역으로 제한되며, 그 환상 영역의 내측 반경은 파단될 조립체의 반경(R)에 매우 근접하고, 그에 따라, 거의 존재하지 않는다.
연구에 기초하여, 본 발명은 도 4a 내지 도 4d에 도시된 단계들을 포함하는, 지지부(4) 상에 유용 층(3)을 전사하기 위한 방법을 제공한다.
제1 단계 a)에서, 도 4a에 도시된 바와 같이, 예컨대 제1 기판(1) 내에 광 종을 주입함으로써, 취화 평면(2)이 형성된다. 제1 기판(1)은 실리콘, 또는 반-전도성이거나 또는 그렇지 않은 임의의 다른 재료로 제조될 수 있다. 제1 기판(1)은 예컨대, 게르마늄, 또는 갈륨 질화물, 리튬 탄탈산염, 또는 사파이어일 수 있다. 층들은 증착 또는 열 처리를 사용하여 사전에 표면 상에 증착될 수 있다. 이는 실리콘 보드의 열 산화에 의해 획득된 실리콘 이산화물로 제조된 층, 또는 임의의 종류의 에피택셜 증착에 의해 획득된 층: SiGe; InGaN; AlGaN, Ge 등일 수 있다.
제1 기판(1)은, 예컨대 직경이 200 mm 또는 300 mm 또는 심지어 450 mm인 표준 치수들을 갖는 디스크-형상 웨이퍼일 수 있다. 그러나, 본 발명은 이들 치수들 또는 이 형상에 어떠한 방식으로도 제한되지 않는다.
광 종에 대해, 이들은 제1 기판(1)의 취화 평면에서 제1 기판(1)을 취화(embrittle)시킬 수 있는 임의의 종일 수 있다. 광 종은 수소 및/또는 헬륨일 수 있다.
취화 평면(2)은 제1 기판의 표면과 함께 유용 층(3)을 정의한다.
제2 단계 b)에서, 파단될 조립체(5)를 형성하기 위해, 제1 기판(1)의 표면 상에 지지부(4)가 적용된다. 지지부는 실리콘 웨이퍼, 또는 임의의 재료로 제조되고 임의의 형상을 갖는, 예컨대 사파이어 또는 유리로 제조된 기판으로 구성될 수 있다. 제1 기판(1)과 마찬가지로, 지지부(4)는 임의의 종류의 표면 층들로 사전에 제공될 수 있다.
지지부(4)는 임의의 직접 조립 방법: 분자 접착, 열-압축, 정전기 본딩 등을 사용하여 제1 기판의 표면 상에 적용될 수 있다. 이는 또한, 지지부(4) 및/또는 제1 기판(1) 상에 접착성 층, 이를테면 글루를 적용하는 것을 포함할 수 있다. 지지부(4)의 적용은 또한, 제1 기판(1)의 표면 상으로의 재료의 증착에 대응할 수 있으며, 그 증착된 층은 지지부(4)를 형성한다.
추가적인 단계 c)에서, 이어서, 파단될 조립체(5)에 취화 열 처리가 적용된다. 그러한 열 처리는 취화 평면(2)에서 제1 기판(1)을 약화시키고, 파단파에 충분한 에너지를 공급하며, 파단파는 개시되면 자립 방식으로 전파된다. 그러한 열 처리는 전형적으로, 30분 내지 8시간 동안 150 ℃ 내지 600 ℃ 범위로, 예컨대 400 ℃로 4시간 동안 이루어진다.
제1 대안적인 실시예에서, 열 처리는 그 자체로 파단파를 개시하기에 충분하다. 열 처리의 완료 시, 도 4d에 도시된 바와 같이, 유용 층(3)은 제1 기판(1)으로부터 완전히 제거된다.
도 4c’에 도시된 제2 대안적인 실시예에서, 방법은 파단파를 개시하기 위해 취화 열 처리 전에 또는 취화 열 처리 동안 에너지를 국부적으로 부가하는 것을 포함한다. 그러한 에너지는 기계적, 열적, 또는 임의의 다른 원인을 가질 수 있다. 그러한 에너지는 레이저, 예컨대 초음파 에너지 입력에 의한 국부적인 가열에서 유래할 수 있다.
어떤 대안적인 실시예든지, 도 4의 단계 d)에 도시된 바와 같이, 파단파는, 개시되면, 유용 층(2)을 분리시키고 지지부(4) 상에 전사하기 위해 자립 방식으로 전파한다.
본 발명에 따르면, 도 4c 및 도 4c’에 도시된 단계들 중 하나 동안 생성되는 파단파는 취화 평면(2)의 중심 영역에서 개시된다. 이들 도면들에서, 중심 영역에서의 개시는 큰 화살표들로 기호화된다.
파단파는 그러한 평면(2)의 기하학적 중심에서 정확하게 개시될 필요는 없다. 따라서, 개시의 중심 영역은 취화 평면의 기하학적 중심 상에 실질적으로 중심에 놓인 원형 표면에 대응할 수 있다. 그러한 표면은 취화 평면(2)의 전체 표면의 20%, 10%, 또는 5%에 대응할 수 있다. 위에서 설명된 바와 같이, 그러한 영역의 하나의 점에서 파단이 개시되는 경우, 그 하나의 점은 파단파가 반사된 음향파와 상호 작용하는 순간을 지연시키기 위해, 파단될 조립체(5)의 에지들로부터 충분히 멀리 떨어져 있다.
그러한 중심 영역에서 파단의 개시를 야기하기 위한 여러 접근법들이 가능하다. 그에 따라, 초기 파단부는, 열 처리의 단계 전의 단계에서, 그 영역에 배치될 수 있거나 또는 그 영역에 근접하게 배치될 수 있다. 이러한 단계 동안, 초기 파단부는 그러한 파단을 개시하기 위한 유리한 위치이다.
그에 따라, 그러한 초기 파단부는 취화 평면(2)의 중심 영역에서 제1 기판(1) 내에 광 종을 도입함으로써 형성될 수 있다. 그에 따라, 초기 파단부를 정의하는 볼륨이 형성되고, 그러한 볼륨은 취화 평면(2)의 평균 농도에 비하여 더 많은 광 종을 갖는다. 그에 따라, 그러한 더 많은 광 종은 취화 평면(2)을 형성하기 전, 형성하는 동안, 또는 형성한 후 도입될 수 있으며, 어떠한 경우든지, 조립의 단계 전에 도입될 수 있다. 초기 파단부의 주 치수들은 10 nm 내지 수 밀리미터의 범위를 가질 수 있다. 더 많은 종은, 제1 기판(1)의 사전 마스킹으로 또는 사전 마스킹 없이, 국부적 주입에 의해 제1 기판(1) 내에 도입될 수 있다. 예컨대, (취화 평면을 형성하는 것에 부가하여) 1e16 at/cm2의 선량으로 직경이 1 mm인 표면 상에 수소를 국부적으로 주입하는 것은, 취화 열 처리의 단계 동안, 구체적으로는 초기 파단부를 형성하는 그러한 과-주입된 영역에서 파단을 개시하는 것을 가능하게 한다.
초기 파단부는 또한, 취화 평면(2)의 중심 영역과 일치하여 제1 기판(1)과 지지부(4) 사이의 조립 계면에 형성될 수 있다. 초기 파단부는 제1 기판(1) 또는 지지부(4)의 표면에 예컨대 에칭에 의해 만들어진 공동, 또는 그러한 계면에 위치된 감소된 치수들을 갖는 바디로 구성될 수 있다. 그러한 바디 또는 공동의 존재는, 중심 영역에서의 파단파의 개시가 바람직한 취화 열 처리 동안 국부적 응력을 발생시키며, 이는 예컨대 문헌 제US2010330779호에서 개시된다.
취화 열 처리의 단계 동안 파단파가 야기되는 경우, 초기 파단부의 존재로 인해, 그러한 열 처리는 파단될 조립체(5)에 균등하게 적용될 수 있다.
초기 파단부의 삽입에 대한 대안으로서 또는 그에 부가하여, 개시는 취화 열 처리의 단계 동안 또는 후 중심 영역에서의 국부적 에너지 입력에 의해 야기될 수 있다. 처리 동안, 중심 영역이 주변 영역보다 더 많은 열 에너지를 수용하도록, 열 처리 장비를 구성하는 것이 문제일 수 있다.
이는 또한, 광 빔(예컨대, 레이저) 또는 입자 빔(이온들, 전자들)을 사용한 에너지의 국부적 적용일 수 있다.
또한, 중심 영역에 초음파 생성기, 예컨대 압전 생성기에 의해 전송되는 부가적인 기계적 에너지, 이를테면 예컨대 진동들의 적용이 문제일 수 있다.
마지막 2개의 예들에서, 취화 열 처리의 단계 동안, 또는 그러한 국부적 에너지 입력에 전용된 가능한 부가적인 단계 동안, 국부적 에너지 입력이 수행될 수 있다.
취화 평면(2)의 중심 영역에서 파단을 개시하기 위해 선택되는 어떤 실시예든지, 본 발명은 또한, 파단파가 충분한 속력을 가짐으로써 파단파의 개시 및/또는 전파 시 방출되는 음향 진동들과의 상호 작용들을 제한하도록, 파단파 전파 속력을 제어하는 것을 포함한다.
위에서 설명된 바와 같이, 충분한 속력은 주변 영역 내의 그러한 상호 작용들을 제한하는 것을 가능하게 한다. 그리고, 속력이 더 높을수록, 주변 영역의 표면이 더 작게 된다. 그에 따라, 두께의 주기적인 변동 패턴들이 유용 층(3)의 이러한 주변 영역으로 제한된다. 따라서, 제1 기판이 실리콘으로 제조되는 경우, 파단파 전파는 유리하게, 2 km/sec 초과의 속력, 그리고 바람직하게는 2 내지 4.5 km/sec의 속력, 또는 더 바람직하게는 4 km/sec 또는 이에 근접한 속력, 예컨대 3.8 내지 4.2 km/sec의 속력을 갖도록 제어될 수 있다.
더 일반적으로, 그리고 본 발명의 일 바람직한 실시예에 따르면, 파단파 전파 속력은, 주기적인 패턴들이 제한되는 주변 영역이 R/2보다 더 작게 되도록, 파단파 전파 속력이 음향파 속력의 3분의 1(즉 Vg/3) 이상이도록 제어될 것이다.
(열적 및/또는 기계적인) 파단을 개시하기 위해 선택된 방법에 따라, 그러한 방법의 동작 파라미터들은 파단파 전파 속력을 제어하도록 선택될 수 있다. 이러한 목적을 위해, 문헌 제WO2013140065호에서 개시된, 파단파 속력을 측정하기 위한 디바이스가 사용될 수 있다.
따라서, 온도에 대하여 파단 개시가 획득되는 경우, 예컨대, 취화 열 처리가 그 자체로 그러한 개시를 야기하는 경우, 타겟팅된 파단파 속력을 획득하는 것을 가능하게 하는 온도를 선택하기 위해, D. Massy 등에 의한 문헌 << fracture dynamics in implanted silicon >>, Applied Physics Letters 107 (2015)이 참조될 수 있다. 바람직하게, 400 ℃ 또는 500 ℃ 초과의 온도가 선택될 수 있다. 문헌은 파 취화 및/또는 개시 동작 파라미터들에 파단파 전파 속력을 연관시키는 것을 가능하게 하는 방법을 개시한다. 이는 구체적으로, 제1 실리콘 기판의 경우에, 파단의 개시 시 온도가 약 300 ℃ 내지 700 ℃에서 변화되는 경우, 파단파 전파 속력이 대략 1 km/sec 내지 4 km/sec로 제어될 수 있다는 것을 언급한다.
파단파를 개시하기 위한 국부적 에너지 입력을 포함하는 제2 대안적인 실시예에서, 취화 열 처리의 완료 시 획득되는 취화 평면의 성숙 레이트가 변화될 수 있다. 성숙 레이트는 국부적 에너지를 적용할 시 파단의 개시를 야기하는 취화 평면에 형성되는 마이크로-크랙들에 의해 커버되는 표면에 대응한다. 사실상, 파단파 전파 속력은 성숙 레이트에 따라 좌우되며: 파라미터가 더 높을수록, 파단파 전파 속력이 더 높다.
성숙 레이트들은, 취화 열 처리를 교정하여 타겟 파단 속력에 도달하는 것을 가능하게 하기 위해, 예컨대 적외선 현미경을 사용하여, 마이크로-크랙들에 의해 커버되는 표면을 측정함으로써 측정될 수 있다. 그러한 열 처리는 또한, 타겟팅된 파단 속력에 도달하거나 또는 그 속력을 초과하는 것을 가능하게 하는 타겟 성숙 레이트와 적어도 동일한 성숙 레이트를 취화 영역이 갖도록 조정될 수 있다.
도 5a는 본 발명에 따른 방법에 의해 획득된 유용 층에 의해 방출된 헤이즈의 도면을 도시한다.
도 5a의 유용 층(3)은 실리콘 보드로 구성된 제1 기판의 기하학적 중심에 1.10^16 at/cm2의 수소량을 주입함으로써 초기 파단부를 형성하는 단계를 포함하는 방법으로부터 기인한다. 실리콘 보드로 또한 제조된 지지부와의 조립 후, 30 시간 동안 350 ℃에서의 취화 열 처리 동안, 초기 파단부에서 파단이 개시되었다. 파단파는 대략 2.8 km/sec의 속력으로 전파되었다.
도 5a에 도시된 유용 층은 주변 환상 영역으로 제한된 두께의 주기적인 변동 패턴들을 갖고, 그 주변 환상 영역의 원의 내측 반경은 유용 층의 반경의 80 %보다 더 크다는 것이 유의될 수 있다. 유용 층의 중심 표면에는 두께의 주기적인 변동 패턴들이 없다.
도 5b는, 파단파가 4 km/sec로 전파되는 경우, 본 발명에 따른 방법의 시뮬레이션에 의해 획득된 유용 층의 도면을 도시한다.
유용 층(3)의 이러한 도면은 두께의 주기적인 변동의 패턴들을 포함하는 매우 좁은 환상 영역이 주변부 상에 제공되는 것을 나타낸다.
이러한 마지막 도면은 균등 특성들이 강화된 유용 층을 형성하기 위해 본 발명으로부터 취해질 수 있는 이점의 완벽한 예시이다.

Claims (15)

  1. 지지부(4) 상에 유용 층(useful layer)(3)을 전사(fransfer)하기 위한 방법으로서,
    제1 기판(1) 내에 광 종(light species)을 주입함으로써 취화 평면(embrittlement plane)(2)을 형성하여, 그러한 평면(2)과 제1 기판(1)의 하나의 표면 사이에 유용 층(3)을 형성하는 단계;
    파단(fracture)될 조립체(5)를 형성하기 위해, 상기 제1 기판(1)의 표면 상에 상기 지지부(4)를 적용하는 단계;
    상기 파단될 조립체(5)를 취화(embrittle)시키기 위해 열 처리를 적용하는 단계;
    상기 취화 평면(2)을 따라 상기 제1 기판(1) 내로 파단파(fracture wave)를 개시하고 전파시키는 단계; 를 포함하며,
    상기 방법은,
    상기 파단파가 상기 취화 평면(2)의 중심 영역에서 개시되고,
    그러한 파의 속도가 충분하도록, 그러한 파의 전파 속력이 제어되어,
    상기 파단파의 개시 및/또는 전파 시 방출되는 음향 진동들과 상기 파단파의 상호 작용들이 상기 유용 층(3)의 주변 영역으로 제한되는 것을 특징으로 하는,유용 층을 전사하기 위한 방법.
  2. 제1항에 있어서,
    상기 파단파의 전파 속력은 상기 음향파의 속력의 3분의 1보다 더 높은 속도를 갖도록 제어되는, 유용 층을 전사하기 위한 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 기판(1)은 실리콘으로 제조되며, 상기 파단파의 전파는 2 km/sec 초과의 속도를 갖도록 제어되는, 유용 층을 전사하기 위한 방법.
  4. 제3항에 있어서,
    상기 파단파의 전파는 2 km/sec 내지 4.5 km/sec의 범위의 속도를 갖도록 제어되는, 유용 층을 전사하기 위한 방법.
  5. 제3항에 있어서,
    상기 파단파의 전파는 3.8 km/sec 내지 4.2 km/sec의 범위의 속도를 갖도록 제어되는, 유용 층을 전사하기 위한 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 파단파는 상기 취화 열 처리를 적용함으로써 개시되며, 상기 전파 속력은 개시 시 그러한 열 처리의 온도를 선택함으로써 제어되는, 유용 층을 전사하기 위한 방법.
  7. 제6항에 있어서,
    상기 취화 열 처리의 온도는 400 ℃ 또는 500 ℃ 초과인, 유용 층을 전사하기 위한 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 파단파의 개시는 상기 취화 평면(2)의 중심 영역에 또는 그러한 중심 영역의 근방에 위치된 초기 파단부에 의해 야기되는, 유용 층을 전사하기 위한 방법.
  9. 제8항에 있어서,
    상기 초기 파단부는 상기 취화 평면(2) 내의 평균 농도와 비교하여 더 많은 광 종을 포함하는 볼륨으로 구성되는, 유용 층을 전사하기 위한 방법.
  10. 제8항에 있어서,
    상기 초기 파단부는 상기 취화 평면(2)의 중심 영역과 일치하여 상기 제1 기판(1)과 상기 지지부(5) 사이의 계면에 위치된 공동 또는 바디(body)로 구성되는, 유용 층을 전사하기 위한 방법.
  11. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 파단파는 상기 취화 평면(2)의 중심 영역에서의 에너지 입력에 의해 개시되는, 유용 층을 전사하기 위한 방법.
  12. 제11항에 있어서,
    상기 전파 속력은, 상기 취화 평면이 타겟 성숙 레이트(maturing rate)와 적어도 동일한 성숙 레이트를 갖도록, 상기 취화 열 처리를 교정함으로써 제어되는, 유용 층을 전사하기 위한 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 기판(1)은 디스크-형상 보드로 구성되며, 상기 중심 영역은 상기 보드의 기하학적 중심을 포함하는, 유용 층을 전사하기 위한 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 주변 영역은 환상 영역(annular area)이며, 상기 환상 영역의 원의 내측 반경은 상기 제1 기판(1)의 반경의 2/3보다 더 크고, 바람직하게는 80%보다 더 큰, 유용 층을 전사하기 위한 방법.
  15. 제14항에 있어서,
    상기 주변 영역은 상기 유용 층(3)의 하나의 배제 영역(exclusion area)에 완전히 포함되는, 유용 층을 전사하기 위한 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3091032B1 (fr) * 2018-12-20 2020-12-11 Soitec Silicon On Insulator Procédé de transfert d’une couche superficielle sur des cavités
FR3091620B1 (fr) 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003506892A (ja) * 1999-08-04 2003-02-18 コミツサリア タ レネルジー アトミーク 過度の脆弱化ステップを有した薄層の移送方法
JP2007510298A (ja) * 2003-10-28 2007-04-19 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 注入又は共注入後のパルスによる薄膜層の自立転写方法
US20100330779A1 (en) * 2009-06-26 2010-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and soi substrate
JP2011503888A (ja) * 2007-11-15 2011-01-27 フライベルガー・コンパウンド・マテリアルズ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 単結晶の分割方法
JP2012507868A (ja) * 2008-10-30 2012-03-29 コーニング インコーポレイテッド 有向表面剥離を用いる絶縁体上半導体構造作成方法及び装置
US20130309841A1 (en) * 2010-10-12 2013-11-21 Soitec Method for molecular bonding of silicon and glass substrates
KR20150119822A (ko) * 2014-04-16 2015-10-26 소이텍 유용층 이송방법

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4739276A (en) 1986-06-12 1988-04-19 Maris Graube Method and apparatus for digital time domain reflectometry
US4970466A (en) 1989-03-22 1990-11-13 Microtest, Inc. TDR cable testing apparatus with pulse timing manipulation to automatically compensate for diverse cable characteristics
US5134377A (en) 1991-06-04 1992-07-28 W. L. Gore & Associates, Inc. TDR system and method for detecting leakage of a liquid
JP3201799B2 (ja) * 1991-11-18 2001-08-27 東京磁気印刷株式会社 感熱記録印字層を有する記録媒体
US5357145A (en) 1992-12-22 1994-10-18 National Semiconductor Corporation Integrated waveshaping circuit using weighted current summing
US5381348A (en) 1993-01-11 1995-01-10 Fluke Corporation Token ring local area network testing apparatus using time delay reflectory
JP2752030B2 (ja) 1993-04-16 1998-05-18 沖電気工業株式会社 ローカルエリアネットワーク回線における信号送受信装置
US5784573A (en) 1994-11-04 1998-07-21 Texas Instruments Incorporated Multi-protocol local area network controller
US5784559A (en) 1995-11-06 1998-07-21 Sun Microsystems, Inc. Full duplex flow control for ethernet networks
JPH1013200A (ja) 1996-06-26 1998-01-16 Mitsubishi Electric Corp 可変遅延回路
US6245161B1 (en) 1997-05-12 2001-06-12 Silicon Genesis Corporation Economical silicon-on-silicon hybrid wafer assembly
JP3031904B2 (ja) * 1998-02-18 2000-04-10 キヤノン株式会社 複合部材とその分離方法、及びそれを利用した半導体基体の製造方法
TW437078B (en) * 1998-02-18 2001-05-28 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
US6385208B1 (en) 1998-06-02 2002-05-07 Cisco Technology, Inc. Serial media independent interface
US6735217B1 (en) 1998-09-15 2004-05-11 Tut Systems, Inc. Method and apparatus for detecting collisions on a network using multi-cycle waveform pulses
JP4118463B2 (ja) 1999-07-23 2008-07-16 株式会社アドバンテスト タイミング保持機能を搭載したｉｃ試験装置
US7110423B1 (en) 1999-11-29 2006-09-19 Cisco Technology, Inc. Method and system for source synchronous clocking
US6691241B1 (en) 1999-12-21 2004-02-10 Intel Corporation Delay tuning to improve timing in multi-load systems
US6459739B1 (en) 1999-12-30 2002-10-01 Tioga Technologies Inc. Method and apparatus for RF common-mode noise rejection in a DSL receiver
US6920132B1 (en) 2000-05-30 2005-07-19 Marvell International Ltd. Reduced pin gigabit media independent interface
US6973094B1 (en) 2000-09-29 2005-12-06 Broadcom Corporation Packet-switched multiple-access network system with distributed fair priority queuing
US7045878B2 (en) * 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
KR100441885B1 (ko) 2002-04-17 2004-07-27 한국전자통신연구원 홈네트워크 시스템에서 타임 슬롯 생성 장치 및 그 방법
JP4368851B2 (ja) * 2002-07-17 2009-11-18 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 支持基板へ転送される有用な材料層の輪郭を平坦にする方法
AU2003254543A1 (en) * 2002-07-17 2004-02-02 S.O.I.Tec Silicon On Insulator Technologies A method of increasing the area of a useful layer of material transferred onto a support
US20040028164A1 (en) 2002-08-07 2004-02-12 Hongtao Jiang System and method for data transition control in a multirate communication system
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
US7164274B2 (en) 2003-06-11 2007-01-16 Broadcom Corporation Cable diagnostics using time domain reflectometry and applications using the same
JP4388931B2 (ja) 2003-08-04 2009-12-24 株式会社アドバンテスト 試験方法、通信デバイス、及び試験システム
GB2407006A (en) 2003-10-08 2005-04-13 Sony Uk Ltd Communicating streamed payload data and packet based auxiliary data
KR100550796B1 (ko) 2003-12-11 2006-02-08 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 전송 장치 및 그 제어 방법
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
US7417949B2 (en) 2004-11-19 2008-08-26 Cisco Technology, Inc. Closed loop method and apparatus for throttling the transmit rate of an ethernet media access controller
US7245129B2 (en) 2005-02-14 2007-07-17 Texas Instruments Incorporated Apparatus for and method of cable diagnostics utilizing time domain reflectometry
JP2006294737A (ja) * 2005-04-07 2006-10-26 Sumco Corp Ｓｏｉ基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
CN1866803B (zh) 2005-09-13 2012-05-30 华为技术有限公司 一种在以太网设备中解决时钟同步的方法
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
KR101275796B1 (ko) 2006-07-25 2013-06-18 삼성전자주식회사 전송 라인 드라이버 및 이를 포함하는 직렬 인터페이스데이터 전송 장치
US7636317B2 (en) 2006-11-20 2009-12-22 Veriwave, Inc. Communications test system with multilevel scheduler
US8081625B2 (en) 2007-02-01 2011-12-20 Broadcom Corporation Method and system for utilizing a 10/100/1G/10G base-T PHY device for single channel and shared channel networks
CN100588273C (zh) 2007-09-11 2010-02-03 电子科技大学 用于网络线缆故障测试的方法及其装置
US7820527B2 (en) 2008-02-20 2010-10-26 Varian Semiconductor Equipment Associates, Inc. Cleave initiation using varying ion implant dose
US7764554B2 (en) 2008-03-03 2010-07-27 Micron Technology, Inc. I/O circuit with phase mixer for slew rate control
FR2944914B1 (fr) * 2009-04-22 2011-05-20 Commissariat Energie Atomique Procede de transfert d'au moins une couche micro-technologique
US9413551B2 (en) 2009-06-23 2016-08-09 Broadcom Corporation Method and system for network communications via a configurable multi-use Ethernet PHY
JP5917036B2 (ja) * 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US9674317B2 (en) 2011-02-10 2017-06-06 Marvell World Trade Ltd. Multi-clock PHY preamble design and detection
US8935125B1 (en) 2011-02-25 2015-01-13 Smsc Holdings S.A.R.L. Internal cable calibration and compensation
EP2498398B1 (en) 2011-03-07 2019-10-30 Nxp B.V. Amplifier circuit and method
US9219560B2 (en) 2011-10-25 2015-12-22 Cavium, Inc. Multi-protocol SerDes PHY apparatus
FR2988474B1 (fr) 2012-03-21 2015-02-06 Commissariat Energie Atomique Systeme de mesure de la propagation d'une zone d'ecartement dans un substrat
US9501443B2 (en) 2012-06-27 2016-11-22 Freescale Semiconductor, Inc. Differential line driver circuit and method therefor
US8879586B2 (en) 2012-12-20 2014-11-04 Broadcom Corporation Inband timestamping
US9140639B2 (en) 2013-03-15 2015-09-22 Particles Plus, Inc. Pulse scope for particle counter
US9419598B2 (en) 2013-11-26 2016-08-16 Rambus Inc. In-situ delay element calibration
US9696361B1 (en) 2013-12-11 2017-07-04 Marvell International Ltd. Method and apparatus for analyzing features or characteristics of a cable in a network
US9628082B1 (en) 2014-07-01 2017-04-18 Xilinx, Inc. Strength-adjustable driver
US9467303B2 (en) 2014-09-26 2016-10-11 Linear Technology Corporation Controller area network bus transmitter with complementary source follower driver
JP6594732B2 (ja) 2015-01-20 2019-10-23 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ 不正フレーム対処方法、不正検知電子制御ユニット及び車載ネットワークシステム
US9860072B2 (en) 2015-05-12 2018-01-02 Linear Technology Corporation System with sleep and wake up control over DC path
US10447493B2 (en) 2016-07-26 2019-10-15 Honeywell International Inc. MAC and physical layer techniques for enabling communications on shared physical medium with multi-drop capability
US10372657B2 (en) 2016-12-26 2019-08-06 Intel Corporation Bimodal PHY for low latency in high speed interconnects
KR102595961B1 (ko) 2017-03-08 2023-11-01 로베르트 보쉬 게엠베하 계측 제어기 통신망을 통한 키 합의 방식에 대한 타이밍 기반 공격들을 완화시키기 위한 방법들
US10120406B1 (en) 2017-04-27 2018-11-06 Microchip Technology Incorporated Adaptive common mode dimmer
US10613607B2 (en) 2017-12-12 2020-04-07 Texas Instruments Incorporated Signal powered energy detect and wakeup system
US11272543B2 (en) 2018-02-21 2022-03-08 Nxp B.V. Physical layer device that connects to a shared media and method for operating a physical layer device that connects to a shared media
CN115022117A (zh) 2019-05-03 2022-09-06 微芯片技术股份有限公司 仿真有线局域网中的冲突以及相关系统、方法和设备

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003506892A (ja) * 1999-08-04 2003-02-18 コミツサリア タ レネルジー アトミーク 過度の脆弱化ステップを有した薄層の移送方法
JP2007510298A (ja) * 2003-10-28 2007-04-19 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 注入又は共注入後のパルスによる薄膜層の自立転写方法
US20070281445A1 (en) * 2003-10-28 2007-12-06 Nguyet-Phuong Nguyen Method for Self-Supported Transfer of a Fine Layer by Pulsation after Implantation or Co-Implantation
JP2011503888A (ja) * 2007-11-15 2011-01-27 フライベルガー・コンパウンド・マテリアルズ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 単結晶の分割方法
JP2012507868A (ja) * 2008-10-30 2012-03-29 コーニング インコーポレイテッド 有向表面剥離を用いる絶縁体上半導体構造作成方法及び装置
US20100330779A1 (en) * 2009-06-26 2010-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and soi substrate
US20130309841A1 (en) * 2010-10-12 2013-11-21 Soitec Method for molecular bonding of silicon and glass substrates
KR20150119822A (ko) * 2014-04-16 2015-10-26 소이텍 유용층 이송방법

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