JPH08306891A - Ｓｏｉ基板の製造方法 - Google Patents

Ｓｏｉ基板の製造方法

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JPH08306891A JP7311823A JP31182395A JPH08306891A JP H08306891 A JPH08306891 A JP H08306891A JP 7311823 A JP7311823 A JP 7311823A JP 31182395 A JP31182395 A JP 31182395A JP H08306891 A JPH08306891 A JP H08306891A
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Abstract

(57)【要約】 【課題】 ＳＯＩ基板の製造方法を提供する。 【解決手段】 第１酸化層１０２を介して相互結合され
た支持基板１００および半導体基板１０４の表面に第２
酸化層１０６を形成し、第２酸化層１０６の表面に半導
体基板１０４と同一なタイプのストレスを有する半導体
物質層１０８を形成する。次いで、半導体物質層１０
８、第２酸化層１０６、および半導体基板１０４の上部
を連続的に全面食刻して、変形された半導体物質層１０
８ａ、変形された第２酸化層１０６ａおよび半導体基板
１０４の一部分よりなる半導体層１０４ａを形成する。
半導体層１０４ａおよび第１酸化層１０２の厚さと前記
半導体物質層１０８の厚さとを適切に調節して、半導体
層１０４ａによる前面のストレスＳF と変形された半導
体物質層１０８ａによる背面のストレスＳB とを相殺す
る。これによりＳＯＩ基板の撓みを防止できるので、半
導体層１０４ａを均一な厚さに形成することが可能とな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＳＯＩ基板を製造す
る方法に係り、特にＳＯＩ基板の撓みを大いに縮めるこ
とができる製造方法に関する。
【０００２】
【従来の技術】一般に半導体装置を製造するための基板
としてはシリコン基板を広く使用している。しかしなが
ら、このシリコン基板を使用する場合、次のような多数
の問題点がある。第１に、トランジスタのソースおよび
ドレイン領域を浅く形成することが困難である。これは
半導体装置の高集積化の実現に制約となり、半導体基板
との接合面に形成される寄生接合容量を縮めにくく、半
導体装置の電気的特性、特に動作速度を改善することが
困難である。第２に、半導体記憶装置を製作する場合セ
ルの形成されるウェルが存在し、これによりＳＥＲ（so
ft error rate)特性を改善しにくい。第３に、ＣＭＯＳ
トランジスタで半導体装置を製作する場合ラッチアップ
現象を改善することが困難である。
【０００３】前述したように、シリコン基板を使用して
半導体装置を製作する場合多数の問題が発生するので、
これに対する解決方案として最近ＳＯＩ（silicon-on i
nsulator) 基板を使用して半導体装置を製作する傾向が
徐々に増えている。これは、ＳＯＩ基板の構造が、酸化
層の下部には支持基板、そして酸化層の上部には 0.5μ
m 以下の薄い半導体層を有するようになっているからで
ある。言い換えれば、前記半導体層の厚さがトランジス
タのソースおよびドレイン領域の接合深さに当たるので
前記半導体層の厚さを薄く調節することにより、浅い接
合を容易に形成し得る。また、前記ソースおよびドレイ
ン領域の底面は酸化層と接するので寄生容量を大いに縮
めることができて半導体装置の動作速度を改善させ、ト
ランジスタのような素子を絶縁層により相互隔離させて
ＣＭＯＳ構造から発生するラッチアップ現象を完全に取
り除くことができる。
【０００４】
【発明が解決しようとする課題】図１Ａおよび図１Ｂ
は、前述した従来のＳＯＩ基板を製造する方法を説明す
るための断面図である。図１Ａは、支持基板１０と半導
体基板１４を相互結合させる段階を示したものである。
具体的には、支持基板１０または半導体基板１４の一側
面に酸化層１２を形成した後、この酸化層１２を媒介物
として前記支持基板１０と前記半導体基板１４を結合さ
せる。ここで、半導体基板１４としてはシリコンウェー
ハを広く使用し、支持基板１０と半導体基板１４とを結
合させる方法としては高温酸化法、静電結合法または窒
素雰囲気での高温熱処理法を利用する。
【０００５】図１Ｂは、ＳＯＩ基板を完成する段階を示
したものである。具体的には、前記半導体基板１４の上
部を研磨工程で取り除いた後、これをＣＭＰ（chemical
mechanical polishing)工程で表面処理して所望の厚さ
の半導体層１４ａを形成することによりＳＯＩ基板を完
成する。この際、前述した研磨工程時に前記半導体基板
１４の厚さが徐々に薄くなるので、これにより半導体基
板によるストレスの大きさが変わる。特に、半導体基板
としてシリコンウェーハを使用する場合には、ＳＯＩ基
板の前面に圧縮応力ＳF が発生する。したがって、図１
Ｂに示すようにＳＯＩ基板が撓む現象が生じ、これによ
り半導体層１４ａの厚さが不均一になる。
【０００６】このように、従来の技術によるＳＯＩ基板
は製造工程の途中撓み現象が発生し、これにより半導体
層の厚さを均一に形成することが困難である。半導体層
の厚さが不均一なＳＯＩ基板は、半導体装置の製造にお
ける写真工程の際にマスクの整列を困難にする。また、
熱工程の進行後ストレスを誘発して半導体層のリフティ
ング現象を招く場合もある。
【０００７】したがって、本発明の目的は、支持基板の
背面にストレス調節の可能な物質よりなる薄膜を形成す
ることにより撓み現象を抑制するＳＯＩ基板の製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、支持基板または半導体基板の一側面に形
成された第１酸化層を媒介物として支持基板と半導体基
板とを相互結合させる段階と、前記結合された支持基板
と半導体基板の露出された表面に第２酸化層を形成する
段階と、前記第２酸化層の表面に前記半導体基板と同一
なタイプのストレスを有する第１厚さの半導体物質層を
形成する段階と、前記半導体基板の表面に形成された第
２酸化層および第１厚さの半導体物質層と前記半導体基
板の上部を連続的に研磨した後、研磨された表面をポリ
シングして変形された第２酸化層、変形された第１厚さ
の半導体物質層および前記半導体基板の一部分よりなっ
た半導体層を形成する段階とを具備することを特徴とす
るＳＯＩ基板の製造方法を提供する。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図２Ａは、支持基板１００と半導
体基板１０４を相互結合させる段階を示したものであ
る。具体的には、半導体基板１０４の一側面または支持
基板１００の一側面上に第１酸化層１０２を形成した
後、これを媒介物として支持基板１００と半導体基板１
０４を相互ボンディングさせる。この際、支持基板１０
０と半導体基板１０４とをボンディングさせる方法とし
ては通常の方法、例えば高温酸化法、静電結合法または
窒素雰囲気での高温熱処理法を利用する。ここで、前記
支持基板１００および／または半導体基板１０４として
はシリコンウェーハが広く使用される。
【００１０】図２Ｂは、前記結合された支持基板１００
と半導体基板１０４の露出された表面に第２酸化層１０
６を形成する段階を示したものである。ここで、前記第
２酸化層１０６は湿式酸化工程により形成される。これ
は支持基板１００と半導体基板１０４とのボンディング
強度を向上させ、後続する工程による半導体物質層１０
８との容易な接触をなすようにするためである。
【００１１】図２Ｃは、本発明の特徴要素である半導体
物質層１０８を形成する段階を示したものである。具体
的には、前記第２酸化層１０６の表面に第１厚さの半導
体物質層１０８を蒸着する。ここで、前記第１厚さの半
導体物質層１０８としては前記半導体基板１０４と同一
なタイプのストレスを有する物質で形成する。例えば、
前記半導体基板１０４がシリコンウェーハである場合に
は前記第１厚さの半導体物質層１０８をポリシリコンで
形成することが望ましい。これにより、圧縮応力を有す
る半導体物質層１０８および前記半導体物質層１０８と
同一なタイプのストレス、すなわち圧縮応力を有する半
導体基板１０４がそれぞれ前記支持基板１００の上部お
よび下部に形成される。したがって、後続する工程で前
記半導体基板１０４の厚さを適切に調節することにより
支持基板１００の撓む現象を防止することができる。
【００１２】図２Ｄは、本発明によるＳＯＩ基板を形成
する段階を示したものである。まず、前記半導体基板１
０４の表面に形成された第１厚さの半導体物質層１０８
と第２酸化層１０６、そして前記半導体基板１０４の上
部を連続的に全面食刻する。この際、全面食刻する方法
としては研磨工程を利用する方法が使用され得る。次
に、前記全面食刻された半導体基板の表面をＣＭＰ工程
でポリシングして変形された第１厚さの半導体物質層１
０８ａ、変形された第２酸化層１０６ａおよび前記半導
体基板１０４の一部分よりなる半導体層１０４ａを形成
して本発明によるＳＯＩ基板を形成する。ここで、前記
半導体層１０４ａは半導体装置の素子の形成される活性
領域を提供する。したがって、半導体層１０４ａの厚さ
は要求される素子の特性と密接な関係がある。また、前
記半導体層１０４ａおよび第１酸化層１０２の厚さは、
前記図２Ｃで説明した半導体物質層１０８の第１厚さを
定める重要な要因である。言い換えれば、前記半導体層
１０４ａおよび第１酸化層１０２の厚さと前記半導体物
質層１０８の第１厚さを適切に調節することにより、前
記半導体層１０４ａによる前面のストレスＳF と前記変
形された第１厚さの半導体物質層１０８ａによる背面の
ストレスＳB を相互相殺させ、これによりＳＯＩ基板の
撓む現象を防止することができる。このストレスの調節
により、前記半導体層１０４ａを形成させるための全面
食刻およびポリシングを完了した状態で半導体層１０４
ａの厚さを均一とすることが可能となる。したがって、
前記ＳＯＩ基板を使用して半導体装置を製作する時、写
真工程時マスクの整列を正確にし得る。
【００１３】図２Ｅは、前記ＳＯＩ基板の平坦度、すな
わち、撓み程度をさらに精密に調節する段階を示したも
のである。言い換えれば、前記図２Ｄで形成されたＳＯ
Ｉ基板の撓み程度が要求される範囲より大きかったり、
これを特定な値に調節しようとする時、支持基板１００
の背面に形成された変形された第１厚さの半導体物質層
１０８ａの厚さを変えて、前記第１厚さより厚い第３厚
さの半導体物質層１０８ｂまたは前記第１厚さより薄い
第４厚さの半導体物質層を形成する段階を示したもので
ある。
【００１４】前記第１厚さの半導体物質層１０８ａをさ
らに厚く形成すべき場合には、その表面にこのような物
質層、例えばポリシリコン層をさらに蒸着して前記第１
厚さより大きい第２厚さの半導体物質層を形成する。続
いて、前記第２厚さの半導体物質層が形成されたＳＯＩ
基板の撓み程度を測定してこれを相殺させる程度の背面
ストレスＳB ′を有する半導体物質層、すなわち、前記
第２厚さより薄い第３厚さの半導体物質層１０８ｂを形
成する。この際、第３厚さの半導体物質層１０８ｂを形
成する方法としては、湿式食刻、乾式食刻またはＣＭＰ
工程を利用することができ、これらのうちＣＭＰ工程が
ＳＯＩ基板の撓み程度を精密に調節しうる最も望ましい
手段である。
【００１５】また、前記第１厚さの半導体物質層１０８
ａをさらに薄く形成すべき場合には、半導体物質層１０
８ａの背面を全面食刻して前記第１厚さより薄い第４厚
さの半導体物質層を形成する。この際も、第４厚さの半
導体物質層を形成する方法としては湿式食刻、乾式食刻
またはＣＭＰ工程を利用することができ、これらのうち
ＣＭＰ工程がＳＯＩ基板の撓み程度を精密に調節し得る
最も望ましい手段である。
【００１６】前述した本発明によれば、支持基板の背面
にＳＯＩ基板の表面層である半導体層と同一なタイプの
ストレスを有する物質として適切な厚さの半導体物質層
を形成することにより、ＳＯＩ基板の撓み現象を防止す
ることができる。これにより、前記ＳＯＩ基板の表面層
である半導体層を均一な厚さに形成することが可能とな
り、この半導体層の上部に半導体装置を形成するための
写真工程時に正確な整列がなされるようにすることがで
きるとともに、高温での熱処理工程を経た後に前記半導
体層が浮き上がる現象を防止することができる。
【図面の簡単な説明】
【図１】ＡおよびＢは、従来の技術によるＳＯＩ基板を
製造する方法を説明するための断面図である。
【図２】Ａ〜Ｅは、本発明によるＳＯＩ基板を製造する
方法を説明するための断面図である。
【符号の説明】
１００ 支持基板 １０２ 第１酸化層 １０４ 半導体基板 １０４ａ 半導体層 １０６ 第２酸化層 １０６ａ 変形された第２酸化層 １０８ 半導体物質層 １０８ａ 変形された半導体物質層
フロントページの続き (72)発明者 車 基豪 大韓民国京畿道水原市八達区梅灘洞810− １番地 現代アパート101棟601号

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 支持基板または半導体基板の一側面に形
    成された第１酸化層を媒介物として支持基板と半導体基
    板とを相互結合させる段階と、 前記結合された支持基板と半導体基板の露出された表面
    に第２酸化層を形成する段階と、 前記第２酸化層の表面に前記半導体基板と同一なタイプ
    のストレスを有する第１厚さの半導体物質層を形成する
    段階と、 前記半導体基板の表面に形成された第２酸化層および第
    １厚さの半導体物質層と前記半導体他基板の上部を連続
    的に研磨した後、研磨された表面をポリシングして変形
    された第２酸化層、変形された第１厚さの半導体物質層
    および前記半導体基板の一部分よりなった半導体層を形
    成する段階とを具備することを特徴とするＳＯＩ基板の
    製造方法。
  2. 【請求項２】 前記半導体層を形成する段階以後に、 前記支持基板の背面に形成された変形された第１厚さの
    半導体物質層の表面に半導体物質層をさらに蒸着して前
    記第１厚さより厚い第２厚さの半導体物質層を形成する
    段階と、 前記第２厚さの半導体物質層を全面食刻して前記第２厚
    さより薄い第３厚さの半導体物質層を形成する段階をさ
    らに具備することを特徴とする請求項１記載のＳＯＩ基
    板の製造方法。
  3. 【請求項３】 前記半導体層を形成する段階以後に、 前記支持基板の背面に形成された変形された第１厚さの
    半導体物質層を全面食刻して前記第１厚さより薄い第４
    厚さの半導体物質層を形成する段階をさらに具備するこ
    とを特徴とする請求項１記載のＳＯＩ基板の製造方法。
  4. 【請求項４】 前記半導体基板はシリコンウェーハであ
    ることを特徴とする請求項１記載のＳＯＩ基板の製造方
    法。
  5. 【請求項５】 前記第１厚さの半導体物質層はポリシリ
    コンで形成することを特徴とする請求項１記載のＳＯＩ
    基板の製造方法。
  6. 【請求項６】 前記ポリシングはＣＭＰ工程で施すこと
    を特徴とする請求項１記載のＳＯＩ基板の製造方法。
  7. 【請求項７】 前記第２酸化層は湿式酸化工程による熱
    酸化層で形成することを特徴とする請求項１記載のＳＯ
    Ｉ基板の製造方法。
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