JPH04225259A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04225259A JPH04225259A JP40765690A JP40765690A JPH04225259A JP H04225259 A JPH04225259 A JP H04225259A JP 40765690 A JP40765690 A JP 40765690A JP 40765690 A JP40765690 A JP 40765690A JP H04225259 A JPH04225259 A JP H04225259A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にＳＯＩ基板の素子分離層の形成方法に関する
。
係り，特にＳＯＩ基板の素子分離層の形成方法に関する
。
【０００２】近年，高速，高密度の半導体装置の基板と
して，α線に強い構造で，かつ寄生容量を減らせるＳＯ
Ｉ基板が注目されている。従来，ＳＯＩ基板は接着法を
用いて形成され，表面に酸化膜の形成された支持基板と
素子基板を張り合わせ，素子基板を研磨して数μｍの厚
さにしている。そこに素子分離層を形成するが，素子領
域に欠陥の発生がないようにする必要がある。
して，α線に強い構造で，かつ寄生容量を減らせるＳＯ
Ｉ基板が注目されている。従来，ＳＯＩ基板は接着法を
用いて形成され，表面に酸化膜の形成された支持基板と
素子基板を張り合わせ，素子基板を研磨して数μｍの厚
さにしている。そこに素子分離層を形成するが，素子領
域に欠陥の発生がないようにする必要がある。
【０００３】
【従来の技術】図４（ａ） 〜（ｃ） は素子分離層を
形成する従来例を示す工程順断面図であり，以下これら
の図を参照しながら従来例について説明する。
形成する従来例を示す工程順断面図であり，以下これら
の図を参照しながら従来例について説明する。
【０００４】図４（ａ） 参照支持基板１，分離絶縁膜
２，素子基板３ＡからなるＳＯＩ基板の，素子基板３Ａ
に埋没拡散層３Ｂ， エピタキシャル成長層３Ｃを形成
する。素子基板３Ａ，埋没拡散層３Ｂ，エピタキシャル
成長層３Ｃは素子基体３を形成する。
２，素子基板３ＡからなるＳＯＩ基板の，素子基板３Ａ
に埋没拡散層３Ｂ， エピタキシャル成長層３Ｃを形成
する。素子基板３Ａ，埋没拡散層３Ｂ，エピタキシャル
成長層３Ｃは素子基体３を形成する。
【０００５】エピタキシャル成長層３Ｃ表面を熱酸化し
て熱酸化膜４を形成し，その上に，ＣＶＤ−ＳｉＮ膜５
を堆積する。マスクを用いて（図示せず）分離絶縁膜２
が露出するまでエッチングし，素子分離溝６を形成する
。
て熱酸化膜４を形成し，その上に，ＣＶＤ−ＳｉＮ膜５
を堆積する。マスクを用いて（図示せず）分離絶縁膜２
が露出するまでエッチングし，素子分離溝６を形成する
。
【０００６】図４（ｂ） 参照素子分離溝６内の素子基
体３表面を熱酸化し，熱酸化膜７を形成する。ＣＶＤ法
により全面にＣＶＤ−ＳｉＮ膜９を堆積し，さらに，ポ
リシリコンを堆積して素子分離溝６を埋め込み，ポリシ
リコン埋込み層１０を形成する。
体３表面を熱酸化し，熱酸化膜７を形成する。ＣＶＤ法
により全面にＣＶＤ−ＳｉＮ膜９を堆積し，さらに，ポ
リシリコンを堆積して素子分離溝６を埋め込み，ポリシ
リコン埋込み層１０を形成する。
【０００７】図４（ｃ） 参照ポリシリコン埋込み層１
０を研磨して除去し，素子分離溝６内のみに残した後，
表面を熱酸化して熱酸化膜１１を形成する。
０を研磨して除去し，素子分離溝６内のみに残した後，
表面を熱酸化して熱酸化膜１１を形成する。
【０００８】かくして素子分離層が完成するが，この従
来法には素子領域に応力が残留し，それが欠陥を発生し
，半導体装置の歩留りを低下させるといった欠点がある
。応力の発生は熱酸化膜７，１１形成の際の体積膨張に
よるものであり，熱酸化膜１１の影響はＣＶＤ−ＳｉＮ
膜９の存在により緩和されているが，熱酸化膜７の影響
は直接素子領域に及び，特に分離絶縁膜２との境界近傍
で多くの欠陥発生がみられる。
来法には素子領域に応力が残留し，それが欠陥を発生し
，半導体装置の歩留りを低下させるといった欠点がある
。応力の発生は熱酸化膜７，１１形成の際の体積膨張に
よるものであり，熱酸化膜１１の影響はＣＶＤ−ＳｉＮ
膜９の存在により緩和されているが，熱酸化膜７の影響
は直接素子領域に及び，特に分離絶縁膜２との境界近傍
で多くの欠陥発生がみられる。
【０００９】熱酸化膜７を薄く形成することにより応力
発生を抑制することはできるが，絶縁耐圧の観点からは
３０００Å程度の厚さは必要とする。
発生を抑制することはできるが，絶縁耐圧の観点からは
３０００Å程度の厚さは必要とする。
【００１０】
【発明が解決しようとする課題】従って，従来法には応
力発生の抑制と絶縁耐圧の確保を両立させることが難し
いといった問題がある。
力発生の抑制と絶縁耐圧の確保を両立させることが難し
いといった問題がある。
【００１１】本発明は上記の問題に鑑み，熱酸化膜の形
成は最小限に押さえ，しかも絶縁耐圧も確保し，さらに
素子分離溝の埋込みもカバレッジよく完全に行なえる素
子分離層の形成方法を提供することを目的とする。
成は最小限に押さえ，しかも絶縁耐圧も確保し，さらに
素子分離溝の埋込みもカバレッジよく完全に行なえる素
子分離層の形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１（ａ） 〜（ｄ）
は第１の実施例を示す工程順断面図，図２（ａ） 〜（
ｃ） は第２の実施例を示す工程順断面図，図３（ａ）
〜（ｄ） は第３の実施例を示す工程順断面図である
。
は第１の実施例を示す工程順断面図，図２（ａ） 〜（
ｃ） は第２の実施例を示す工程順断面図，図３（ａ）
〜（ｄ） は第３の実施例を示す工程順断面図である
。
【００１３】上記課題は，支持基板１，分離絶縁膜２，
素子基体３からなるＳＯＩ基板に，該素子基体３を側面
，該分離絶縁膜２を底面とする素子分離溝６を形成する
工程と， 全面に第１の絶縁物を堆積して，該素子分離
溝６の内壁を覆う第１の絶縁膜８を形成し，つづいて全
面に第２の絶縁物を堆積して該素子分離溝６の内壁を覆
う第２の絶縁膜９を形成する工程と，全面にポリシリコ
ンを堆積して該素子分離溝６を埋込むポリシリコン埋込
み層１０を形成する工程と，該ポリシリコン埋込み層１
０を加工して該素子分離溝６内にのみ残した後，その上
部を熱酸化して熱酸化膜１１を形成する工程とを有する
半導体装置の製造方法によって解決される。
素子基体３からなるＳＯＩ基板に，該素子基体３を側面
，該分離絶縁膜２を底面とする素子分離溝６を形成する
工程と， 全面に第１の絶縁物を堆積して，該素子分離
溝６の内壁を覆う第１の絶縁膜８を形成し，つづいて全
面に第２の絶縁物を堆積して該素子分離溝６の内壁を覆
う第２の絶縁膜９を形成する工程と，全面にポリシリコ
ンを堆積して該素子分離溝６を埋込むポリシリコン埋込
み層１０を形成する工程と，該ポリシリコン埋込み層１
０を加工して該素子分離溝６内にのみ残した後，その上
部を熱酸化して熱酸化膜１１を形成する工程とを有する
半導体装置の製造方法によって解決される。
【００１４】また，支持基板１，分離絶縁膜２，素子基
体３からなるＳＯＩ基板に該素子基体３を側面，該分離
絶縁膜２を底面とする素子分離溝６を形成する工程と，
全面に第１の絶縁物を堆積して該素子分離溝６の内壁
を覆う絶縁膜１２を形成する工程と，全面に第２の絶縁
物を堆積して，該素子分離溝６を埋込む絶縁物埋込み層
１３を形成する工程とを有する半導体装置の製造方法に
よって解決される。
体３からなるＳＯＩ基板に該素子基体３を側面，該分離
絶縁膜２を底面とする素子分離溝６を形成する工程と，
全面に第１の絶縁物を堆積して該素子分離溝６の内壁
を覆う絶縁膜１２を形成する工程と，全面に第２の絶縁
物を堆積して，該素子分離溝６を埋込む絶縁物埋込み層
１３を形成する工程とを有する半導体装置の製造方法に
よって解決される。
【００１５】また，支持基板１，分離絶縁膜２，素子基
体３からなるＳＯＩ基板に，該素子基体３を側面，該分
離絶縁膜２を底面とする素子分離溝６を形成する工程と
， 全面に第１の絶縁物を堆積して，該素子分離溝６の
内壁を覆う第１の絶縁膜８を形成し，つづいて全面にポ
リシリコンを堆積して該素子分離溝６を埋込むポリシリ
コン埋込み層１０を形成する工程と，該ポリシリコン埋
込み層１０を加工して該素子分離溝６内にのみ残した後
，その上部に第２の絶縁物を堆積して第２の絶縁膜１４
を形成する工程とを有する半導体装置の製造方法によっ
て解決される。
体３からなるＳＯＩ基板に，該素子基体３を側面，該分
離絶縁膜２を底面とする素子分離溝６を形成する工程と
， 全面に第１の絶縁物を堆積して，該素子分離溝６の
内壁を覆う第１の絶縁膜８を形成し，つづいて全面にポ
リシリコンを堆積して該素子分離溝６を埋込むポリシリ
コン埋込み層１０を形成する工程と，該ポリシリコン埋
込み層１０を加工して該素子分離溝６内にのみ残した後
，その上部に第２の絶縁物を堆積して第２の絶縁膜１４
を形成する工程とを有する半導体装置の製造方法によっ
て解決される。
【００１６】また，絶縁物埋込み層１３がＢＰＳＧ或い
はＥＣＲ法によるＳｉＯ２ である半導体装置の製造方
法によって解決される。
はＥＣＲ法によるＳｉＯ２ である半導体装置の製造方
法によって解決される。
【００１７】
【作用】本発明においては素子分離溝６内の素子基体３
の表面を熱酸化することは必ずしも必要ではない。必要
な場合でも最小限に押さえることができる。それは熱酸
化膜に代わる絶縁膜８，１２が存在することにより絶縁
耐圧が十分とれるからである。絶縁膜８，１２は堆積法
で形成するので素子領域に応力を発生しない。
の表面を熱酸化することは必ずしも必要ではない。必要
な場合でも最小限に押さえることができる。それは熱酸
化膜に代わる絶縁膜８，１２が存在することにより絶縁
耐圧が十分とれるからである。絶縁膜８，１２は堆積法
で形成するので素子領域に応力を発生しない。
【００１８】また，埋込み層を絶縁物埋込み層１３とす
る時は，ポリシリコンを熱酸化して熱酸化膜を形成する
工程はないから，応力発生の問題はない。また，埋込み
層をポリシリコン埋込み層１０とする時でも， その表
面を熱酸化する代わりに絶縁物を堆積するようにすれば
，応力発生の問題は防げる。
る時は，ポリシリコンを熱酸化して熱酸化膜を形成する
工程はないから，応力発生の問題はない。また，埋込み
層をポリシリコン埋込み層１０とする時でも， その表
面を熱酸化する代わりに絶縁物を堆積するようにすれば
，応力発生の問題は防げる。
【００１９】また，絶縁物埋込み層１３がＢＰＳＧ或い
はＥＣＲ法によるＳｉＯ２ である時は，素子分離溝６
をカバレッジよく埋め込むことができる。
はＥＣＲ法によるＳｉＯ２ である時は，素子分離溝６
をカバレッジよく埋め込むことができる。
【００２０】
【実施例】図１（ａ） 〜（ｄ） は第１の実施例を示
す工程順断面図で，以下，これらの図を参照しながら第
１の実施例について説明する。
す工程順断面図で，以下，これらの図を参照しながら第
１の実施例について説明する。
【００２１】図１（ａ） 参照シリコン基板の支持基板
１にシリコン酸化膜の素子分離膜２を介して形成された
厚さ約３μｍのシリコン層を素子基板３ＡとするＳＯＩ
基板に，Ａｓ＋ をイオン注入して埋没拡散層３Ｂを形
成した後，１〜１．５ μｍのエピタキシャル層３Ｃを
成長する。素子基板３Ａ， 埋没拡散層３Ｂ， エピタ
キシャル層３Ｃは素子基体３を形成する。次に，エピタ
キシャル層３Ｃを３００ Å程度熱酸化して熱酸化膜４
を形成した後，ＣＶＤ法によりＳｉＮ膜を約２０００Å
堆積し， ＣＶＤ−ＳｉＮ膜５を形成する。
１にシリコン酸化膜の素子分離膜２を介して形成された
厚さ約３μｍのシリコン層を素子基板３ＡとするＳＯＩ
基板に，Ａｓ＋ をイオン注入して埋没拡散層３Ｂを形
成した後，１〜１．５ μｍのエピタキシャル層３Ｃを
成長する。素子基板３Ａ， 埋没拡散層３Ｂ， エピタ
キシャル層３Ｃは素子基体３を形成する。次に，エピタ
キシャル層３Ｃを３００ Å程度熱酸化して熱酸化膜４
を形成した後，ＣＶＤ法によりＳｉＮ膜を約２０００Å
堆積し， ＣＶＤ−ＳｉＮ膜５を形成する。
【００２２】図１（ｂ） 参照マスクを用いて（図示せ
ず）ＲＩＥ法によりＣＶＤ−ＳｉＮ膜５，熱酸化膜４，
素子基体３をエッチングして，素子分離膜２を露出する
幅が約１．５ μｍの素子分離溝６を形成する。その後
，素子分離溝６内の素子基体３表面を熱酸化し，厚さ約
５００ Åの熱酸化膜７を形成する。
ず）ＲＩＥ法によりＣＶＤ−ＳｉＮ膜５，熱酸化膜４，
素子基体３をエッチングして，素子分離膜２を露出する
幅が約１．５ μｍの素子分離溝６を形成する。その後
，素子分離溝６内の素子基体３表面を熱酸化し，厚さ約
５００ Åの熱酸化膜７を形成する。
【００２３】図１（ｃ） 参照ＣＶＤ法により全面に厚
さ約３０００ÅのＣＶＤ−ＳｉＯ２ 膜８及び厚さ約３
００ ÅのＣＶＤ−ＳｉＮ膜９を堆積し，さらに，ポリ
シリコンを２μｍ以上の厚さに堆積し，素子分離溝６を
埋め込むポリシリコン埋込み層１０を形成する。
さ約３０００ÅのＣＶＤ−ＳｉＯ２ 膜８及び厚さ約３
００ ÅのＣＶＤ−ＳｉＮ膜９を堆積し，さらに，ポリ
シリコンを２μｍ以上の厚さに堆積し，素子分離溝６を
埋め込むポリシリコン埋込み層１０を形成する。
【００２４】図１（ｄ） 参照研磨によりポリシリコン
埋込み層１０，ＣＶＤ−ＳｉＮ膜９，ＣＶＤ−ＳｉＯ２
膜８を除去して素子分離溝６内にのみポリシリコン埋
込み層１０を残した後，その表面を熱酸化して厚さ約６
０００Åの熱酸化膜１１を形成する。
埋込み層１０，ＣＶＤ−ＳｉＮ膜９，ＣＶＤ−ＳｉＯ２
膜８を除去して素子分離溝６内にのみポリシリコン埋
込み層１０を残した後，その表面を熱酸化して厚さ約６
０００Åの熱酸化膜１１を形成する。
【００２５】このようにして熱酸化膜７の厚さの小さい
素子分離層が形成された。なお，研磨に代えてＲＩＥ法
によるエッチバックを行ってもよい。本実施例による素
子分離層の形成された５インチＳＯＩ基板に，バイポー
ラＥＣＬ・ＲＡＭを形成し，従来法による素子分離層の
形成された同様のＳＯＩ基板に同じバイポーラＥＣＬ・
ＲＡＭを形成した場合とウエハー上での一次試験を行い
，歩留りを比較した。その歩留り比較を下表に示す。
実施例
従来例 素子分離膜の厚さ
０．５ μｍ １μｍ ０
．５ μｍ １μｍ １ｋｂｉｔ Ｅ
ＣＬ ＲＡＭ ９０〜９５％ ９０
〜９５％ ６０〜８０％ ２０〜４０
％ １６ ｋｂｉｔ ＥＣＬ ＲＡＭ
４０〜４５％ ４０〜４５％
２０〜３０％ １０〜２０％ この表から
，本発明を適用する実施例は従来例に比較して歩留りが
大幅に向上することが確認された。
素子分離層が形成された。なお，研磨に代えてＲＩＥ法
によるエッチバックを行ってもよい。本実施例による素
子分離層の形成された５インチＳＯＩ基板に，バイポー
ラＥＣＬ・ＲＡＭを形成し，従来法による素子分離層の
形成された同様のＳＯＩ基板に同じバイポーラＥＣＬ・
ＲＡＭを形成した場合とウエハー上での一次試験を行い
，歩留りを比較した。その歩留り比較を下表に示す。
実施例
従来例 素子分離膜の厚さ
０．５ μｍ １μｍ ０
．５ μｍ １μｍ １ｋｂｉｔ Ｅ
ＣＬ ＲＡＭ ９０〜９５％ ９０
〜９５％ ６０〜８０％ ２０〜４０
％ １６ ｋｂｉｔ ＥＣＬ ＲＡＭ
４０〜４５％ ４０〜４５％
２０〜３０％ １０〜２０％ この表から
，本発明を適用する実施例は従来例に比較して歩留りが
大幅に向上することが確認された。
【００２６】図２（ａ） 〜（ｃ） は第２の実施例を
示す工程順断面図で，以下，これらの図を参照しながら
第２の実施例について説明する。図２（ａ） 参照この
図は図１（ｂ） と同じで， ここまでの工程は第１の
実施例と同じである。
示す工程順断面図で，以下，これらの図を参照しながら
第２の実施例について説明する。図２（ａ） 参照この
図は図１（ｂ） と同じで， ここまでの工程は第１の
実施例と同じである。
【００２７】図２（ｂ） 参照ＣＶＤ法により全面に厚
さ約３００ ÅのＣＶＤ−ＳｉＮ膜１２を堆積し，さら
に，ＢＰＳＧを２μｍ以上の厚さに堆積し，その後，８
５０ 〜９００ ℃のウエット酸素中で熱処理して素子
分離溝６を完全に埋め込むＢＰＳＧ埋込み層１３を形成
した。
さ約３００ ÅのＣＶＤ−ＳｉＮ膜１２を堆積し，さら
に，ＢＰＳＧを２μｍ以上の厚さに堆積し，その後，８
５０ 〜９００ ℃のウエット酸素中で熱処理して素子
分離溝６を完全に埋め込むＢＰＳＧ埋込み層１３を形成
した。
【００２８】図２（ｃ） 参照研磨によりＢＰＳＧ埋込
み層１３を除去して素子分離溝６内にのみＢＰＳＧ埋込
み層１３を残した。
み層１３を除去して素子分離溝６内にのみＢＰＳＧ埋込
み層１３を残した。
【００２９】なお，ＣＶＤ法によりＢＰＳＧ膜の堆積に
代えて，ＥＣＲ法によりＳｉＯ２ 膜を堆積させてもよ
い。この場合は，堆積後熱処理しなくても素子分離溝６
をカバレッジよく埋め込むことができる。
代えて，ＥＣＲ法によりＳｉＯ２ 膜を堆積させてもよ
い。この場合は，堆積後熱処理しなくても素子分離溝６
をカバレッジよく埋め込むことができる。
【００３０】図３（ａ） 〜（ｄ） は第３の実施例を
示す工程順断面図で，以下，これらの図を参照しながら
第３の実施例について説明する。図３（ａ） 参照シリ
コン基板の支持基板１にシリコン酸化膜の素子分離膜２
を介して形成された厚さ約３μｍのシリコン層を素子基
板３ＡとするＳＯＩ基板にＡｓ＋ をイオン注入して埋
没拡散層３Ｂを形成した後，１〜１．５ μｍのエピタ
キシャル層３Ｃを成長する。素子基板３Ａ， 埋没拡散
層３Ｂ， エピタキシャル層３Ｃは素子基体３を形成す
る。
示す工程順断面図で，以下，これらの図を参照しながら
第３の実施例について説明する。図３（ａ） 参照シリ
コン基板の支持基板１にシリコン酸化膜の素子分離膜２
を介して形成された厚さ約３μｍのシリコン層を素子基
板３ＡとするＳＯＩ基板にＡｓ＋ をイオン注入して埋
没拡散層３Ｂを形成した後，１〜１．５ μｍのエピタ
キシャル層３Ｃを成長する。素子基板３Ａ， 埋没拡散
層３Ｂ， エピタキシャル層３Ｃは素子基体３を形成す
る。
【００３１】次に，エピタキシャル層３Ｃの表面を３０
０ Å程度熱酸化して熱酸化膜４を形成した後，ＣＶＤ
法によりＳｉＮ膜を約２０００Å堆積し， ＣＶＤ−Ｓ
ｉＮ膜５を形成する。
０ Å程度熱酸化して熱酸化膜４を形成した後，ＣＶＤ
法によりＳｉＮ膜を約２０００Å堆積し， ＣＶＤ−Ｓ
ｉＮ膜５を形成する。
【００３２】マスクを用いて（図示せず）ＲＩＥ法によ
りＣＶＤ−ＳｉＮ膜５，熱酸化膜４，素子基体３をエッ
チングして，素子分離膜２を露出する幅が約１．５ μ
ｍの素子分離溝６を形成する。
りＣＶＤ−ＳｉＮ膜５，熱酸化膜４，素子基体３をエッ
チングして，素子分離膜２を露出する幅が約１．５ μ
ｍの素子分離溝６を形成する。
【００３３】図３（ｂ） 参照ＣＶＤ法により全面に厚
さ約３０００ÅのＣＶＤ−ＳｉＯ２ 膜８を堆積した。 この時，素子基体３のＳｉとＣＶＤ−ＳｉＯ２ 膜８の
界面を安定化させるため，堆積前に硝酸により煮沸し，
表面に５０Å程度の酸化膜を形成した。つづいてポリシ
リコンを２μｍ以上の厚さに堆積し，素子分離溝６を埋
め込むポリシリコン埋込み層１０を形成した。
さ約３０００ÅのＣＶＤ−ＳｉＯ２ 膜８を堆積した。 この時，素子基体３のＳｉとＣＶＤ−ＳｉＯ２ 膜８の
界面を安定化させるため，堆積前に硝酸により煮沸し，
表面に５０Å程度の酸化膜を形成した。つづいてポリシ
リコンを２μｍ以上の厚さに堆積し，素子分離溝６を埋
め込むポリシリコン埋込み層１０を形成した。
【００３４】図３（ｃ） 参照研磨によりポリシリコン
埋込み層１０，ＣＶＤ−ＳｉＯ２ 膜８を除去して素子
分離溝６内にのみポリシリコン埋込み層１０を残し，さ
らにポリシリコン埋込み層１０の上部をエッチングして
，約６０００Åの深さまで除去した。
埋込み層１０，ＣＶＤ−ＳｉＯ２ 膜８を除去して素子
分離溝６内にのみポリシリコン埋込み層１０を残し，さ
らにポリシリコン埋込み層１０の上部をエッチングして
，約６０００Åの深さまで除去した。
【００３５】図３（ｄ） 参照ＣＶＤ法により全面に厚
さ約６０００ÅのＣＶＤ−ＳｉＯ２ 膜１４を堆積し，
エッチングにより素子分離溝６内にのみＣＶＤ−Ｓｉ
Ｏ２ 膜１４を残した。
さ約６０００ÅのＣＶＤ−ＳｉＯ２ 膜１４を堆積し，
エッチングにより素子分離溝６内にのみＣＶＤ−Ｓｉ
Ｏ２ 膜１４を残した。
【００３６】
【発明の効果】以上説明したように，本発明によれば，
素子分離溝６の内壁に形成する熱酸化膜は不要かもしく
は最小限の厚さに押さえることができ，素子領域におけ
る応力の発生が抑制される。その結果，欠陥の発生が押
さえられ，ＳＯＩ基板に形成される半導体装置の歩留り
が向上する。
素子分離溝６の内壁に形成する熱酸化膜は不要かもしく
は最小限の厚さに押さえることができ，素子領域におけ
る応力の発生が抑制される。その結果，欠陥の発生が押
さえられ，ＳＯＩ基板に形成される半導体装置の歩留り
が向上する。
【００３７】本発明は半導体装置の高密度化，微細化に
寄与するものである。
寄与するものである。
【図１】第１の実施例を示す工程順断面図である。
【図２】第２の実施例を示す工程順断面図である。
【図３】第３の実施例を示す工程順断面図である。
【図４】従来例を示す工程順断面図である。
１は支持基板
２は分離絶縁膜
３は素子基体
３Ａは素子基体であって素子基板
３Ｂは素子基体であって埋没拡散層
３Ｃは素子基体であってエピタキシャル層４は熱酸化膜
５はＣＶＤ−ＳｉＮ膜
６は素子分離溝
７は熱酸化膜
８は第１の絶縁膜であってＣＶＤ−ＳｉＯ２ 膜９は第
２の絶縁膜であってＣＶＤ−ＳｉＮ膜１０は埋込み層で
あってポリシリコン埋込み層１１は熱酸化膜
２の絶縁膜であってＣＶＤ−ＳｉＮ膜１０は埋込み層で
あってポリシリコン埋込み層１１は熱酸化膜
Claims (4)
- 【請求項１】 支持基板（１） ，分離絶縁膜（２）
，素子基体（３） からなるＳＯＩ基板に，該素子基
体（３） を側面，該分離絶縁膜（２） を底面とする
素子分離溝（６） を形成する工程と， 全面に第１の
絶縁物を堆積して，該素子分離溝（６） の内壁を覆う
第１の絶縁膜（８） を形成し，つづいて全面に第２の
絶縁物を堆積して該素子分離溝（６） の内壁を覆う第
２の絶縁膜（９） を形成する工程と，全面にポリシリ
コンを堆積して該素子分離溝（６） を埋込むポリシリ
コン埋込み層（１０）を形成する工程と，該ポリシリコ
ン埋込み層（１０）を加工して該素子分離溝（６） 内
にのみ残した後，その上部を熱酸化して熱酸化膜（１１
）を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 支持基板（１） ，分離絶縁膜（２）
，素子基体（３） からなるＳＯＩ基板に，該素子基
体（３） を側面，該分離絶縁膜（２） を底面とする
素子分離溝（６） を形成する工程と， 全面に第１の
絶縁物を堆積して，該素子分離溝（６） の内壁を覆う
絶縁膜（１２）を形成する工程と，全面に第２の絶縁物
を堆積して，該素子分離溝（６） を埋込む絶縁物埋込
み層（１３）を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 支持基板（１） ，分離絶縁膜（２）
，素子基体（３） からなるＳＯＩ基板に，該素子基
体（３） を側面，該分離絶縁膜（２） を底面とする
素子分離溝（６） を形成する工程と， 全面に第１の
絶縁物を堆積して，該素子分離溝（６） の内壁を覆う
第１の絶縁膜（８） を形成し，つづいて全面にポリシ
リコンを堆積して該素子分離溝（６） を埋込むポリシ
リコン埋込み層（１０）を形成する工程と，該ポリシリ
コン埋込み層（１０）を加工して該素子分離溝（６）
内にのみ残した後，その上部に第２の絶縁物を堆積して
第２の絶縁膜（１４）を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項４】 第２の絶縁物がＢＰＳＧ或いはＥＣＲ
法によるＳｉＯ２ であることを特徴とする請求項２記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40765690A JPH04225259A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40765690A JPH04225259A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225259A true JPH04225259A (ja) | 1992-08-14 |
Family
ID=18517216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40765690A Withdrawn JPH04225259A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225259A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4340226A1 (de) * | 1993-11-25 | 1995-06-01 | Gold Star Electronics | Bauelement mit Isolationsbereichsstruktur und Verfahren zum Herstellen desselben |
| JPH08274160A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
| US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-12-27 JP JP40765690A patent/JPH04225259A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4340226A1 (de) * | 1993-11-25 | 1995-06-01 | Gold Star Electronics | Bauelement mit Isolationsbereichsstruktur und Verfahren zum Herstellen desselben |
| DE4340226C2 (de) * | 1993-11-25 | 2002-03-14 | Gold Star Electronics | Bauelement mit Isolationsbereichsstruktur und Verfahren zum Herstellen desselben |
| JPH08274160A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
| US6255704B1 (en) | 1996-06-28 | 2001-07-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| KR100342313B1 (ko) * | 1996-06-28 | 2002-07-02 | 마찌다 가쯔히꼬 | 반도체 장치 및 그의 제조방법 |
| US6573577B1 (en) | 1996-06-28 | 2003-06-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US6927463B2 (en) | 1996-06-28 | 2005-08-09 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |