JPH10233440A - 半導体装置の素子分離方法 - Google Patents

半導体装置の素子分離方法

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JPH10233440A
JPH10233440A JP9203204A JP20320497A JPH10233440A JP H10233440 A JPH10233440 A JP H10233440A JP 9203204 A JP9203204 A JP 9203204A JP 20320497 A JP20320497 A JP 20320497A JP H10233440 A JPH10233440 A JP H10233440A
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trench
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錫薫 洪
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Abstract

(57)【要約】 【課題】 選択的エピタキシャル層成長を用いた半導体
装置の素子分離方法を提供する。 【解決手段】 表面に酸化膜１０４の形成されたトレン
チを含む半導体基板１００の全面にエピタキシャル層を
成長させてトレンチの内部を空にした後、エピタキシャ
ル層中の素子分離領域の形成される領域のみ酸化するこ
とで素子分離領域１０６Ａを完成する。これにより、漏
れ電流が減少し、信頼度が向上した素子を製造し得る。
さらに、段差も発生しなく、素子分離領域１０６Ａの形
成に用いられる多結晶シリコン層の除去工程も必要とさ
れなく、よって工程が単純化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロ電子工学分
野に係り、特に高集積化した半導体装置の素子分離方法
に関する。
【０００２】
【従来の技術】一般に、半導体装置は活性領域を電気的
に分離するための素子分離領域を含む。素子分離領域は
全製造工程の初期段階で形成されるものであって、活性
領域の大きさ及び後工程の工程マージンを左右する。従
って、半導体装置の高集積化及び微細化によって個別素
子だけでなく素子分離領域を縮めることに対する研究が
盛んに行われている。
【０００３】従って、高集積半導体素子の分離に適した
技術としてＬＯＣＯＳ(lOCal Oxidation of Silicon)法
とトレンチ素子分離方法とを組み合わせた方法が米国特
許番号第５３８５８６１号に記載されている。この方法
によれば、トレンチの内部を多結晶シリコン膜で埋め込
んだ後、通常のＬＯＣＯＳ工程を用いて素子分離領域を
形成する。
【０００４】さらに、他の素子分離方法としてＳＥＰＯ
Ｘ(Selective Polysilicon Oxidation) 法とトレンチ素
子分離方法とを組み合わせた方法が「Kazuhito Hashimo
to,Deep Trench Well Isolation for 256kB 6T CMOS St
atic RAM, VLSI 85.」に記載されている。この方法に
よれば、トレンチの内部を多結晶シリコン膜で埋め込ん
だ後、基板の全面にパッド酸化膜及び多結晶シリコン膜
を順に形成する。次に、基板の上面の多結晶シリコン膜
を酸化させて素子分離領域を形成する。
【０００５】しかしながら、上述したＬＯＣＯＳ法とト
レンチ分離方法とを組み合わせた素子分離方法は依然と
して様々な問題を抱えている。即ち、完全に避けられな
いバーズビークによって活性領域が縮まり、トレンチを
埋め込んでいる物質である多結晶シリコンを酸化させる
間、シリコン基板とシリコン酸化膜の熱膨張係数の差及
び多結晶シリコンの酸化程度による応力によって発生す
るストレスによってトレンチとシリコン基板との界面で
結晶欠陥が発生する恐れがある。このように生成された
結晶欠陥によってトランジスタの漏れ電流が増加し得
る。
【０００６】該結晶欠陥の発生程度はＳＥＰＯＸ法とト
レンチ分離方法とを組み合わせた分離方法でも、ある程
度減少したが、依然として発生する。さらに、ＳＥＰＯ
Ｘ法とトレンチ分離方法とを結合した素子分離方法自体
が複雑であるという問題がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は前述し
た従来の問題点を解決するために、トレンチ分離方法と
選択的エピタキシャル層を用いたＬＯＣＯＳ法とを組み
合わせた素子分離方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明による素子分離方
法によれば、まず、半導体基板にトレンチを形成し、ト
レンチの表面にのみ酸化膜を形成する。次に、前記結果
物の全面にエピタキシャル層を成長させて前記トレンチ
の内部を空にする。エピタキシャル層のうち、素子分離
領域の形成される領域のみ酸化させて素子分離領域を完
成する。
【０００９】ここで、エピタキシャル層は８００〜１０
００℃で形成され、３００〜５００Åの厚さに形成され
る。エピタキシャル層のうち、素子分離領域の形成され
る領域のみを酸化させることによって素子分離領域を形
成する段階は、下記の四つの方法の中いずれか一方法に
よって行われる。
【００１０】第１の方法によれば、前記エピタキシャル
層上に素子分離領域を限定するパターンを形成する。そ
の後、パターンによって露出されたエピタキシャル層を
熱酸化した後、パターンを取り除いて素子分離領域を形
成する。第２の方法によれば、エピタキシャル層上にパ
ッド酸化膜を形成し、その上に素子分離領域を限定する
パターンを形成する。パターンによって露出されたパッ
ド酸化膜の下部のエピタキシャル層を熱酸化させる後、
パターン及びパッド酸化膜を取り除いて素子分離領域を
完成する。
【００１１】第３の方法によれば、エピタキシャル層上
に素子分離領域を限定するパターンを形成する。該パタ
ーンを食刻マスクとして前記エピタキシャル層を食刻す
ることによってエピタキシャル層内に溝を形成する。溝
の形成されたエピタキシャル層を熱酸化した後、パター
ンを取り除いて素子分離領域を完成する。第４の方法に
よれば、エピタキシャル層上にパッド酸化膜を形成し、
その上に素子分離領域を限定するパターンを形成する。
次に、パターンを食刻マスクとして前記パッド酸化膜及
び前記エピタキシャル層を食刻してエピタキシャル層内
に溝を形成する。溝の形成されたエピタキシャル層を熱
酸化した後、パターン及びパッド酸化膜を取り除いて素
子分離領域を完成する。
【００１２】本発明の一実施例によれば、素子分離領域
は次の方法により製造される。半導体基板上に第１酸化
膜を形成し、第１酸化膜上にトレンチを限定するパター
ンを形成する。該パターンを食刻マスクとして前記第１
酸化膜及び半導体基板を食刻することによってトレンチ
を形成する。トレンチの表面にのみ第２酸化膜を形成し
た後、前記パターン及び前記第１酸化膜を取り除く。第
２酸化膜の形成されたトレンチを含む半導体基板の全面
にエピタキシャル層を成長させて前記トレンチの内部を
空にする。その後、エピタキシャル層のうち、素子分離
領域の形成される領域のみを酸化することによって素子
分離領域を完成する。
【００１３】この際、第２酸化膜の厚さは第１酸化膜よ
り厚く形成されることが好ましく、第１酸化膜の除去時
第２酸化膜がスペーサに形成されても良い。そして、前
記エピタキシャル層は８００〜１０００℃で形成され、
３００〜５０００Åの厚さに形成される。エピタキシャ
ル層のうち、素子分離領域の形成される領域のみを酸化
することによって素子分離領域を形成する段階は下記の
三つの方法のうち、いずれか一方法によって行われる。
【００１４】第１の方法によれば、エピタキシャル層上
に第３酸化膜を形成し、第３酸化膜上に素子分離領域を
限定するパターンを形成する。次に、パターンによって
露出された第３酸化膜の下部の前記エピタキシャル層を
熱酸化した後、パターン及び第３酸化膜を取り除くこと
によって素子分離領域を完成する。第２の方法によれ
ば、エピタキシャル層上に素子分離領域を限定するパタ
ーンを形成する。該パターンを食刻マスクとして前記エ
ピタキシャル層を食刻することによって前記エピタキシ
ャル層内に溝を形成する。次に、溝の形成されたエピタ
キシャル層を熱酸化させた後、パターンを取り除くこと
によって素子分離領域を完成する。
【００１５】第３の方法によれば、エピタキシャル層上
に第３酸化膜を形成する。第３酸化膜上に素子分離領域
を限定するパターンを形成する。パターンを食刻マスク
として前記第３酸化膜及び前記エピタキシャル層を食刻
することによって前記エピタキシャル層内に溝を形成す
る。次に、溝の形成されたエピタキシャル層を熱酸化し
た後、パターン及びパターンの下部の第３酸化膜を取り
除くことによって素子分離領域を完成する。
【００１６】本発明によれば、トレンチの形成された半
導体基板の全面にエピタキシャル層が成長することによ
ってトレンチの内部が空となる。次いで、エピタキシャ
ル層を熱酸化させて素子分離膜を形成する。従って、ト
レンチの内部を埋め込む物質の酸化によるストレスが発
生しなく、よってトレンチの側壁に結晶欠陥が発生され
なくなる。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施例を詳細に説明する。しかし、本発明
は下記の実施例に限定されなく、様々な形態で具現でき
る。只本実施例は本発明の開示を完全にさせ、当業者に
発明の範疇を完全に知らせるために提供される。添付し
た図面において、多数の膜と領域の厚さは明瞭性を強調
するためのものである。さらに、一膜が他の膜又は基板
の“上”に存在すると示された場合、一膜は他の膜又は
基板の真上に存在したり、又は層間膜が存在することも
ある。
【００１８】（第１実施例）図１を参照すれば、半導体
基板１００上にトレンチを限定するための窒化膜パター
ン１０２を形成した後、窒化膜パターン１０２を食刻マ
スクとして半導体基板１００を部分的に食刻することに
よってトレンチ１０３を形成する。次いで、トレンチ１
０３の表面にのみ薄い酸化膜１０４を形成する。
【００１９】この際、窒化膜パターン１０２は５００〜
２５００Åの厚さに形成することが好ましく、トレンチ
１０３の深さは０．０５〜１．０μｍであることが好ま
しい。そして、トレンチ１０３の表面に形成する酸化膜
１０４は５００Å以下に形成することが好ましい。トレ
ンチ１０３の表面に形成する酸化膜１０４はトレンチ１
０３を形成するための食刻工程時基板に与えられる損傷
を回復させ、活性領域の縁部を取り囲む上、後続工程で
形成されるエピタキシャル層が基板１００上にのみ成長
するようにする。
【００２０】図２を参照すれば、窒化膜パターン１０２
を取り除いた後、シリコン基板１００上にのみ発生する
選択的エピタキシャル成長工程を用いてシリコンエピタ
キシャル層１０６を成長させる。トレンチ１０３の表面
には酸化膜１０４が形成されているため、トレンチ１０
３の表面にはエピタキシャル層１０６が成長しなく、基
板の表面にのみエピタキシャル層が成長する。この際、
エピタキシャル層１０６は１：０．５程度の縦方向成長
率：横方向成長率によって、縦方向にのみ成長すること
ではなく、横方向にも成長する。従って、エピタキシャ
ル層１０６を所定厚さ以上に成長させると、トレンチ１
０３の入口がエピタキシャル層１０６によって覆われ、
よってトレンチ１０３の内部は空となる。エピタキシャ
ル層１０６は８００〜１０００℃の温度で３００〜５０
００Åの厚さに形成することが好ましい。次に、エピタ
キシャル層１０６上に活性領域を限定する窒化膜パター
ン１０８を形成する。
【００２１】次いで、図３のように窒化膜パターン１０
８の形成された結果物を酸素雰囲気で熱処理すると、露
出されたエピタキシャル層１０６のみ酸化膜１０６Ａに
転換され、窒化膜パターン１０８で覆われている部分は
依然としてエピタキシャル層１０６Ｂとして残る。次い
で、前記窒化膜パターン１０８を取り除くことによって
図４のように酸化膜１０６Ａは素子分離領域１０６Ａと
なり、酸化されないエピタキシャル層１０６Ｂは活性領
域１０６Ｂとなる。
【００２２】本発明の第１実施例による素子分離領域の
形成方法ではエピタキシャル層１０６上にパッド酸化膜
を形成しない。従って、酸化工程時、酸素がパッド酸化
膜に沿って側面に拡散されながら窒化膜パターンを持ち
上げてバーズビーク現象を引き起こしてしまう。さら
に、トレンチ１０３の内部が空間１０５であるため、酸
化工程時トレンチ１０３の側壁にストレスが発生しな
い。従って、トレンチ１０３の側壁に生成される結晶欠
陥による漏れ電流を効率よく減少させ得る。そして、Ｓ
ＥＰＯＸ法とトレンチ分離方法を併用した素子分離方法
とは違って、酸化されない多結晶シリコン膜を取り除く
必要がなく、酸化されないエピタキシャル層１０６Ｂを
そのまま活性領域として用いる。従って、活性領域と素
子分離領域との間に段差が発生しない。
【００２３】（第２実施例）第２実施例は、トレンチを
形成する前に半導体基板２００の全面にパッド酸化膜２
０１を形成してエピタキシャル層２０６の形成される基
板２００の損傷を防止する点において第１実施例と異な
る。図５を参照すれば、半導体基板２００の全面にパッ
ド酸化膜２０１を形成する。次に、パッド酸化膜２０１
上にトレンチの形成される領域を露出させる窒化膜パタ
ーン２０２を５００〜２５００Åの厚さに形成する。
【００２４】図６を参照すれば、窒化膜パターン２０２
を食刻マスクとして半導体基板２００を０．０５〜１．
０μｍの深さに食刻してトレンチ２０３を形成する。次
いで、トレンチ２０３の表面に酸化膜２０４を形成す
る。この際、トレンチ２０３の表面に形成される酸化膜
２０４の厚さはパッド酸化膜２０１より厚く形成するこ
とが好ましい。
【００２５】次に、図７のように窒化膜パターン２０２
を取り除いた後、湿式食刻法を用いてパッド酸化膜２０
１を取り除く。即ち、本発明の第２実施例によれば、窒
化膜パターン２０２の除去時基板２００に発生し易い損
傷がパッド酸化膜２０１により防止される。従って、後
続工程で損傷されない半導体基板２００上に良質のエピ
タキシャル層（図１６の２０６参照）を形成し得る。さ
らに、トレンチ２０３の表面に形成される酸化膜２０４
をパッド酸化膜２０１より厚く形成したので、パッド酸
化膜２０１の除去のための湿式食刻工程を行ってもトレ
ンチ２０３の表面には酸化膜２０４が残る。
【００２６】続くエピタキシャル層の形成及び素子分離
領域の形成工程は第１実施例と同一に行う。即ち、図８
のように半導体基板２００の全面に選択的にエピタキシ
ャル層２０６を形成した後、活性領域を限定する窒化膜
パターン２０８をエピタキシャル層２０６上に形成す
る。次いで、図９のように半導体基板２００を酸素雰囲
気で熱処理して窒化膜パターン２０８によって露出され
たエピタキシャル層２０６を酸化膜２０６Ａに転換させ
た後、窒化膜パターン２０８を取り除く。前記酸化膜２
０６Ａが素子分離領域２０６Ａとして作用する。
【００２７】（第３実施例）第３実施例において半導体
基板３００上にパッド酸化膜３０１を形成して半導体基
板３００の損傷を防ぐことは第２実施例と同一である。
しかし、トレンチ３０３の表面に形成された酸化膜３０
４をパッド酸化膜３０１の除去工程時スペーサ３０４Ａ
に変換させる点において第２実施例と差がある。
【００２８】先ず、図１０のように半導体基板３００上
にパッド酸化膜３０１を形成した後、トレンチ領域を限
定する窒化膜パターン３０２を形成する。次いで、窒化
膜パターン３０２を食刻マスクとして半導体基板３００
を食刻してトレンチ３０３を形成した後、トレンチ３０
３の表面にパッド酸化膜より厚く酸化膜３０４を形成す
る。
【００２９】次いで、図１１のように窒化膜パターン３
０２を取り除く。窒化膜パターン３０２を取り除いた
後、乾式食刻法でパッド酸化膜３０１を取り除くと共に
トレンチ３０３の底面に形成された酸化膜３０４も取り
除くことによってトレンチ３０３の側壁にのみ酸化膜ス
ペーサ３０４Ａを残す。次に、図１２のように半導体基
板３００の全面にエピタキシャル層３０６を成長させて
トレンチ３０３の入口をエピタキシャル層で覆わせる。
この際、トレンチ３０３の側壁には酸化膜スペーサ３０
４Ａが存在するためエピタキシャル層が形成されない
が、底面には酸化膜がないためエピタキシャル層３０６
が形成される。次に、基板３００上に形成されたエピタ
キシャル層３０６上に活性領域を限定するための窒化膜
パターン３０８を形成する。
【００３０】窒化膜パターン３０８の形成された基板３
００を熱酸化して窒化膜パターン３０８によって露出さ
れたエピタキシャル層３０６とトレンチ３０３の底面の
エピタキシャル層３０６を酸化膜３０６Ａに転換させた
後、窒化膜パターン３０８を取り除くことによって図１
３に示すように酸化膜３０６Ａを素子分離領域３０６Ａ
として完成する。
【００３１】第３実施例によれば、第２実施例と同様に
半導体基板３００の全面に形成されたパッド酸化膜３０
１によって基板３００の損傷が防げる。従って、エピタ
キシャル層は容易に成長し、且つ良好な特性を有する。
そして、エピタキシャル層３０６がトレンチ３０３の内
部に形成されてもトレンチ３０３の底面にのみ形成さ
れ、トレンチ３０３の側壁には形成されない。従って、
トランジスタの不純物領域と接合されるトレンチ３０３
の側壁では結晶欠陥が発生しない。
【００３２】（第４実施例）第４実施例において活性領
域を限定する窒化膜パターン４０８を形成する前にエピ
タキシャル層４０６を保護するためのパッド酸化膜４０
７をさらに形成する点が第１実施例と違う。図１４を参
照すれば、半導体基板４００内にトレンチ４０３を形成
し、トレンチ４０３の表面に酸化膜４０４を形成した
後、エピタキシャル層４０６を形成することでトレンチ
４０３の内部を空にする段階までは第１実施例と同一に
行う。次に、エピタキシャル層４０６上に酸化膜４０７
を形成した後、活性領域を限定する窒化膜パターン４０
８を形成する。
【００３３】その後、図１５のように窒化膜パターン４
０８によって露出されたパッド酸化膜４０７の下部のエ
ピタキシャル層４０６を酸化させて酸化膜４０６Ａとし
て形成する。次いで、図１６に示したように窒化膜パタ
ーン４０８を取り除く。このような窒化膜パターン４０
８を取り除くための食刻工程時、パッド酸化膜４０７は
活性領域として用いられるエピタキシャル層４０６Ｂの
損傷を防止する役割をする。従って、エピタキシャル層
４０６Ｂを活性領域として用いると特性の向上された素
子を形成し得る。
【００３４】（第５実施例）第５実施例において活性領
域を限定する窒化膜パターン５０８をエピタキシャル層
５０６上に形成する工程までは第１実施例と同一であ
る。只、図１７に示したように窒化膜パターン５０８を
食刻マスクとしてエピタキシャル層５０６を部分的に食
刻することによって溝５０９を形成する点において差が
ある。この際、溝は２００〜５０００Åの深さで形成す
ることが好ましい。
【００３５】次いで、図１８のように窒化膜パターン５
０８によって露出され、溝の形成されたエピタキシャル
層を熱酸化して酸化膜５０６Ａを形成した後、窒化膜パ
ターン５０８を取り除くことによって素子分離領域を完
成する。第５実施例によれば、エピタキシャル層に溝５
０９を形成してフィールド酸化膜５０６Ａとして形成さ
れるエピタキシャル層が薄くなり、よって酸化工程時間
が縮められる。
【００３６】（第６実施例）図示していないが、第２実
施例（又は第３実施例）と第４実施例とを組み合わせて
半導体基板上に第１パッド酸化膜を形成し、エピタキシ
ャル層の形成される基板の損傷を防止することによって
良好な特性を有するエピタキシャル層を形成する。さら
に、エピタキシャル層上には第２パッド酸化膜を形成す
ることによって活性領域の損傷を防止する。
【００３７】（第７実施例）第２実施例（又は第３実施
例）と第５実施例とを組み合わせて半導体基板上に第１
パッド酸化膜を形成して基板の損傷を防止し、フィール
ド酸化膜の形成されるエピタキシャル層を部分的に食刻
して溝を形成することによって酸化工程時間を縮める。
【００３８】（第８実施例）第４実施例と第５実施例と
を組み合わせてエピタキシャル層上にパッド酸化膜を形
成して活性領域の損傷を防止し、フィールド酸化膜の形
成されるエピタキシャル層を部分的に食刻して溝を形成
することによって酸化工程時間を縮める。 （第９実施例）第２実施例（又は、第３実施例）、第４
実施例及び第５実施例を組み合わせて半導体基板上に第
１パッド酸化膜を形成して半導体基板の損傷を防止し、
エピタキシャル層上には第２パッド酸化膜を形成して活
性領域の損傷を防止すると共にフィールド酸化膜の形成
されるエピタキシャル層を部分的に食刻して溝を形成す
ることによって酸化工程時間を縮める。
【００３９】
【発明の効果】以上説明したように、本発明による素子
分離方法はトレンチ分離方法とエピタキシャル層を用い
たＬＯＣＯＳ方法とを組み合わせて素子分離領域を形成
する。特に、本発明はトレンチの内部が空となることに
特徴がある。従って、トレンチの入口を覆いながら基板
の全面に形成されているエピタキシャル層をフィールド
酸化膜に転換させる熱酸化工程時、トレンチの内部を埋
め込んている物質の酸化によるストレスが発生しない。
この結果、ストレスによってトレンチの側壁に結晶欠陥
が起こる問題点が解消される。従って、本発明による半
導体素子分離方法によれば、漏れ電流が減少し、信頼度
が向上した素子を製造し得る。さらに、段差も発生しな
く、素子分離領域の形成に用いられる多結晶シリコン層
の除去工程も必要とされなく、よって工程が単純化され
る。
【図面の簡単な説明】
【図１】本発明の第１実施例による素子分離方法を示し
た断面図である。
【図２】本発明の第１実施例による素子分離方法を示し
た断面図である。
【図３】本発明の第１実施例による素子分離方法を示し
た断面図である。
【図４】本発明の第１実施例による素子分離方法を示し
た断面図である。
【図５】本発明の第２実施例による素子分離方法を示し
た断面図である。
【図６】本発明の第２実施例による素子分離方法を示し
た断面図である。
【図７】本発明の第２実施例による素子分離方法を示し
た断面図である。
【図８】本発明の第２実施例による素子分離方法を示し
た断面図である。
【図９】本発明の第２実施例による素子分離方法を示し
た断面図である。
【図１０】本発明の第３実施例による素子分離方法を示
した断面図である。
【図１１】本発明の第３実施例による素子分離方法を示
した断面図である。
【図１２】本発明の第３実施例による素子分離方法を示
した断面図である。
【図１３】本発明の第３実施例による素子分離方法を示
した断面図である。
【図１４】本発明の第４実施例による素子分離方法を示
した断面図である。
【図１５】本発明の第４実施例による素子分離方法を示
した断面図である。
【図１６】本発明の第４実施例による素子分離方法を示
した断面図である。
【図１７】本発明の第５実施例による素子分離方法を示
した断面図である。
【図１８】本発明の第５実施例による素子分離方法を示
した断面図である。
【符号の説明】
１００ 半導体基板（シリコン基板） １０２ 窒化膜パターン １０３ トレンチ １０４ 酸化膜 １０５ 空間 １０６ エピタキシャル層 １０６Ａ 酸化膜（素子分離領域） １０６Ｂ エピタキシャル層（活性領域） １０８ 窒化膜パターン

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板にトレンチを形成する
    段階と、 （ｂ）前記トレンチの表面にのみ酸化膜を形成する段階
    と、 （ｃ）前記酸化膜の形成されたトレンチを含む半導体基
    板の全面にエピタキシャル層を成長させて前記トレンチ
    の内部を空にする段階と、 （ｄ）前記エピタキシャル層中、素子分離領域の形成さ
    れる領域のみ酸化させて素子分離領域を完成する段階と
    を含むことを特徴とする半導体装置の素子分離方法。
  2. 【請求項２】 前記（ａ）段階は、トレンチを限定する
    パターンを半導体基板上に形成する段階と、 前記パターンを食刻マスクとして前記半導体基板を食刻
    することによってトレンチを形成する段階とからなるこ
    とを特徴とする請求項１に記載の半導体装置の素子分離
    方法。
  3. 【請求項３】 前記（ｂ）段階は、前記トレンチの形成
    された前記半導体基板の全面に酸化膜を形成する段階
    と、 前記半導体基板の表面に形成された酸化膜を取り除いて
    前記トレンチの表面にのみ酸化膜を残せる段階とからな
    ることを特徴とする請求項１に記載の半導体装置の素子
    分離方法。
  4. 【請求項４】 前記（ｃ）段階は８００〜１０００℃で
    行われることを特徴とする請求項１に記載の半導体装置
    の素子分離方法。
  5. 【請求項５】 前記（ｃ）段階で形成される前記エピタ
    キシャル層は３００〜５０００Åに形成されることを特
    徴とする請求項１に記載の半導体装置の素子分離方法。
  6. 【請求項６】 前記（ｄ）段階は、前記エピタキシャル
    層上に素子分離領域を限定するパターンを形成する段階
    と、 前記パターンによって露出されたエピタキシャル層を熱
    酸化する段階と、 前記パターンを取り除く段階とからなることを特徴とす
    る請求項１に記載の半導体装置の素子分離方法。
  7. 【請求項７】 前記（ｄ）段階は、前記エピタキシャル
    層上にパッド酸化膜を形成する段階と、 前記パッド酸化膜上に素子分離領域を限定するパターン
    を形成する段階と、 前記パターンによって露出されたパッド酸化膜の下部の
    エピタキシャル層を熱酸化する段階と、 前記パターン及びパッド酸化膜を取り除く段階とからな
    ることを特徴とする請求項１に記載の半導体装置の素子
    分離方法。
  8. 【請求項８】 前記（ｄ）段階は、前記エピタキシャル
    層上に素子分離領域を限定するパターンを形成する段階
    と、 前記パターンを食刻マスクとして前記エピタキシャル層
    を食刻して前記エピタキシャル層内に溝を形成する段階
    と、 前記溝の形成されたエピタキシャル層を熱酸化する段階
    と、 前記パターンを取り除く段階とからなることを特徴とす
    る請求項１に記載の半導体装置の素子分離方法。
  9. 【請求項９】 前記（ｄ）段階は、前記エピタキシャル
    層上にパッド酸化膜を形成する段階と、 前記パッド酸化膜上に素子分離領域を限定するパターン
    を形成する段階と、 前記パターンを食刻マスクとして前記パッド酸化膜及び
    前記エピタキシャル層を食刻することによって前記エピ
    タキシャル層内に溝を形成する段階と、 前記溝の形成されたエピタキシャル層を熱酸化する段階
    と、 前記パターン及び前記パッド酸化膜を取り除く段階とか
    らなることを特徴とする請求項１に記載の半導体装置の
    素子分離方法。
  10. 【請求項１０】 （ａ）半導体基板上に第１酸化膜を形
    成する段階と、 （ｂ）前記第１酸化膜上にトレンチを限定するパターン
    を形成する段階と、 （ｃ）前記パターンを食刻マスクとして前記第１酸化膜
    及び前記半導体基板を食刻してトレンチを形成する段階
    と、 （ｄ）前記トレンチの表面にのみ第２酸化膜を形成する
    段階と、 （ｅ）前記パターン及び前記第１酸化膜を取り除く段階
    と、 （ｆ）前記第２酸化膜の形成されたトレンチを含む半導
    体基板の全面にエピタキシャル層を成長させて前記トレ
    ンチの内部を空にする段階と、 （ｇ）前記エピタキシャル層のうち、素子分離領域の形
    成される領域のみ酸化させて素子分離領域を完成する段
    階とを含むことを特徴とする半導体装置の素子分離方
    法。
  11. 【請求項１１】 前記第２酸化膜の厚さは前記第１酸化
    膜より厚く形成されることを特徴とする請求項１０に記
    載の半導体装置の素子分離方法。
  12. 【請求項１２】 前記（ｅ）段階で前記第２酸化膜がス
    ペーサに形成されることを特徴とする請求項１０に記載
    の半導体装置の素子分離方法。
  13. 【請求項１３】 前記（ｆ）段階は８００〜１０００℃
    で行われることを特徴とする請求項１０に記載の半導体
    装置の素子分離方法。
  14. 【請求項１４】 前記（ｆ）段階で形成される前記エピ
    タキシャル層は３００〜５０００Åの厚さに形成される
    ことを特徴とする請求項１０に記載の半導体装置の素子
    分離方法。
  15. 【請求項１５】 前記（ｇ）段階は、前記エピタキシャ
    ル層上に第３酸化膜を形成する段階と、 前記第３酸化膜上に素子分離領域を限定するパターンを
    形成する段階と、 パターンによって露出された第３酸化膜の下部の前記エ
    ピタキシャル層を熱酸化する段階と、 前記パターン及び第３酸化膜を取り除く段階とからなる
    ことを特徴とする請求項１０に記載の半導体装置の素子
    分離方法。
  16. 【請求項１６】 前記（ｇ）段階は、前記エピタキシャ
    ル層上に素子分離領域を限定するパターンを形成する段
    階と、 前記パターンを食刻マスクとして前記エピタキシャル層
    を食刻して前記エピタキシャル層内に溝を形成する段階
    と、 前記溝の形成されたエピタキシャル層を熱酸化する段階
    と、 前記パターンを取り除く段階とからなることを特徴とす
    る請求項１０に記載の半導体装置の素子分離方法。
  17. 【請求項１７】 前記（ｇ）段階は、前記エピタキシャ
    ル層上に第３酸化膜を形成する段階と、 前記第３酸化膜上に素子分離領域を限定するパターンを
    形成する段階と、 前記パターンを食刻マスクとして前記第３酸化膜及び前
    記エピタキシャル層を食刻して前記エピタキシャル層内
    に溝を形成する段階と、 前記溝の形成されたエピタキシャル層を熱酸化する段階
    と、 前記パターン及び第３酸化膜を取り除く段階とからなる
    ことを特徴とする請求項１０に記載の半導体装置の素子
    分離方法。
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