JPH09167765A - 絶縁層およびこれを形成する方法 - Google Patents
絶縁層およびこれを形成する方法Info
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Abstract
(57)【要約】
【課題】 絶縁層の形成にあたり、累積電荷を除き、お
よび／またはトランジスタゲートの酸化膜の物理的な破
壊を防止すること。 【解決手段】 第１段階に共形デポジット（２０２）に
よる低容量結合されたＲＦバイアスによる絶縁体のデポ
ジットを行い、次にプレーナー化デポジット（２０４）
のための高容量結合されたＲＦバイアスによる絶縁体の
デポジットを２段階でプラズマエンハンス絶縁体のデポ
ジットを行う。これにより、下方の構造体（１０４、１
０６、１０８）に累積する電荷が制限される。
よび／またはトランジスタゲートの酸化膜の物理的な破
壊を防止すること。 【解決手段】 第１段階に共形デポジット（２０２）に
よる低容量結合されたＲＦバイアスによる絶縁体のデポ
ジットを行い、次にプレーナー化デポジット（２０４）
のための高容量結合されたＲＦバイアスによる絶縁体の
デポジットを２段階でプラズマエンハンス絶縁体のデポ
ジットを行う。これにより、下方の構造体（１０４、１
０６、１０８）に累積する電荷が制限される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、より詳細には集積回路の絶縁体およびその製造方
法に関する。
関し、より詳細には集積回路の絶縁体およびその製造方
法に関する。
【０００２】
【従来技術】集積回路は一般にシリコン基板内に形成さ
れたソース／ドレインと、基板上に形成された絶縁ゲー
トと、ゲート／ソース／ドレインと第１メタルレベル
（プリメタル絶縁体）との間、および連続メタルレベル
（インターメタルレベル絶縁体）との間に絶縁層を備え
た多数のオーバーレイメタル（またはポリシリコン）相
互接続レベルを備えた電界効果型トランジスタを含む。
メタル（またはポリシリコン）で満たされた絶縁層内の
垂直バイア（ｖｉａ）は隣接するメタルレベル間および
ゲート／ソース／ドレインと第１メタルレベル間を接続
する。各絶縁層はメタルレベルまたはゲートおよびフィ
ールド酸化膜の比較的バンプの多い形状をカバーしなけ
ればならず、絶縁層は次のレベルのメタル層の形成を容
易にするよう、プレーナー状の頂部表面を有していなけ
ればならない。従って、バンプの多い形状上にプレーナ
ー状の絶縁層を形成する種々の方法が開発された。すな
わち、デポジット（堆積）したホウ素リンシリケートガ
ラス（ＢＰＳＧ）を再フロー化する方法、スピンオング
ラス（ＳＯＧ）を使用する方法、テトラエトキシシラン
（ＴＥＯＳ）によるプラズマエンハンス化学的気相法
（ＰＥＣＶＤ）でデポジットしながらスパッタリングす
る方法、デポジットされたガラスとスピンオンされたプ
レーナー化フォトレジストのスタックをエッチバックす
る方法が開発された。
れたソース／ドレインと、基板上に形成された絶縁ゲー
トと、ゲート／ソース／ドレインと第１メタルレベル
（プリメタル絶縁体）との間、および連続メタルレベル
（インターメタルレベル絶縁体）との間に絶縁層を備え
た多数のオーバーレイメタル（またはポリシリコン）相
互接続レベルを備えた電界効果型トランジスタを含む。
メタル（またはポリシリコン）で満たされた絶縁層内の
垂直バイア（ｖｉａ）は隣接するメタルレベル間および
ゲート／ソース／ドレインと第１メタルレベル間を接続
する。各絶縁層はメタルレベルまたはゲートおよびフィ
ールド酸化膜の比較的バンプの多い形状をカバーしなけ
ればならず、絶縁層は次のレベルのメタル層の形成を容
易にするよう、プレーナー状の頂部表面を有していなけ
ればならない。従って、バンプの多い形状上にプレーナ
ー状の絶縁層を形成する種々の方法が開発された。すな
わち、デポジット（堆積）したホウ素リンシリケートガ
ラス（ＢＰＳＧ）を再フロー化する方法、スピンオング
ラス（ＳＯＧ）を使用する方法、テトラエトキシシラン
（ＴＥＯＳ）によるプラズマエンハンス化学的気相法
（ＰＥＣＶＤ）でデポジットしながらスパッタリングす
る方法、デポジットされたガラスとスピンオンされたプ
レーナー化フォトレジストのスタックをエッチバックす
る方法が開発された。
【０００３】
【発明が解決しようとする課題】これら方法は絶縁層の
製造に多数の工程が必要なこと、およびプリメタル絶縁
体のために使用されるＰＥＣＶＤ ＴＥＯＳ中でゲート
がプラズマに照射されることから、ゲート絶縁体が破壊
されるという問題がある。
製造に多数の工程が必要なこと、およびプリメタル絶縁
体のために使用されるＰＥＣＶＤ ＴＥＯＳ中でゲート
がプラズマに照射されることから、ゲート絶縁体が破壊
されるという問題がある。
【０００４】第１８回半導体国際会議７１（１９９５年
５月）のレクスマン氏による低ε誘電体であるＣＶＤフ
ッ化二酸化シリコンには、二酸化シリコンの誘電率
（３. ９）よりも低い誘電率を有するインターメタルレ
ベルの絶縁体としてフッ化二酸化シリコンを使用するこ
とに関するレポートが要約されている。特に、シリコン
テトラフルオライド（ＳｉＦ4 ）、シラン（ＳｉＨ4 ）
および酸素（Ｏ2 ）ソースガスを使用するＰＥＣＶＤ
は、フッ素を１０％まで増加し、誘電率を３. ０まで下
げたＳｉＯX ＦY をデポジットできる。
５月）のレクスマン氏による低ε誘電体であるＣＶＤフ
ッ化二酸化シリコンには、二酸化シリコンの誘電率
（３. ９）よりも低い誘電率を有するインターメタルレ
ベルの絶縁体としてフッ化二酸化シリコンを使用するこ
とに関するレポートが要約されている。特に、シリコン
テトラフルオライド（ＳｉＦ4 ）、シラン（ＳｉＨ4 ）
および酸素（Ｏ2 ）ソースガスを使用するＰＥＣＶＤ
は、フッ素を１０％まで増加し、誘電率を３. ０まで下
げたＳｉＯX ＦY をデポジットできる。
【０００５】
【課題を解決するための手段】本発明は、累積電荷を除
き、および／またはトランジスタゲートの酸化膜の物理
的な破壊を防止するよう、第１の低バイアスデポジット
を行い、次にプレーナー化のための高バイアスデポジッ
トを行うプラズマエンハンスメントによるプリメタル絶
縁膜の２段階のプレーナー化デポジット方法を提供する
ものである。
き、および／またはトランジスタゲートの酸化膜の物理
的な破壊を防止するよう、第１の低バイアスデポジット
を行い、次にプレーナー化のための高バイアスデポジッ
トを行うプラズマエンハンスメントによるプリメタル絶
縁膜の２段階のプレーナー化デポジット方法を提供する
ものである。
【０００６】利点としては、ゲートのような電荷の影響
を受けやすい構造体上でもプレーナー化された絶縁層を
形成するように、プラズマ対基板のバイアスを変えなが
ら短時間の１回のデポジットプロセスで済むことが挙げ
られる。
を受けやすい構造体上でもプレーナー化された絶縁層を
形成するように、プラズマ対基板のバイアスを変えなが
ら短時間の１回のデポジットプロセスで済むことが挙げ
られる。
【０００７】
第１の好ましい実施例 第１の好ましい実施例のプリメタル絶縁体（膜）の製造
を説明するため、まず公知の製造方法について検討す
る。特に図１ａはゲート絶縁二酸化シリコン（ゲート酸
化膜）１１４〜１１６上に設けられたポリシリコンゲー
ト１０４〜１０６を備え、ソース／ドレイン１３４〜１
３６を製造するための側壁酸化膜１２４〜１２６を有
し、フィールド酸化膜１２０上に延びるポリシリコンラ
イン１０８を備えたフィールド酸化膜１２０によってト
ランジスタが分離されたシリコン基板１０２の一部を横
断側面図で示す。一般にポリシリコンゲートおよびフィ
ールド酸化膜は基板表面の約０. ３μｍ上を延びている
ので、ポリシリコンライン１０８の頂部は基板表面の約
０. ６μｍ上にある。ゲート酸化膜１１４〜１１６は約
６ｎｍの厚みとすることができる。次にゲートおよびフ
ィールド酸化膜をカバーするための多少プレーナー状の
絶縁層を次のように形成できる。まずホウ素リンシリケ
ートガラス（ＢＰＳＧ、約５％のホウ素および５％のリ
ン）から成る層１５０をプラズマエンハンス化学的気相
法により約１μｍの厚みにデポジットする。図１ｂを参
照のこと。次にこのＢＰＳＧを２０分間約９００°Ｃま
で加熱すると、このＢＰＳＧは流動化し（表面張力によ
って突起部が低下し、凹部が満たされる）、密度が高く
なり、図１ｃに示されるようなスムーズになったプレー
ナー状の表面を備えた再度フロー化されたＢＰＳＧ１５
２が形成される。
を説明するため、まず公知の製造方法について検討す
る。特に図１ａはゲート絶縁二酸化シリコン（ゲート酸
化膜）１１４〜１１６上に設けられたポリシリコンゲー
ト１０４〜１０６を備え、ソース／ドレイン１３４〜１
３６を製造するための側壁酸化膜１２４〜１２６を有
し、フィールド酸化膜１２０上に延びるポリシリコンラ
イン１０８を備えたフィールド酸化膜１２０によってト
ランジスタが分離されたシリコン基板１０２の一部を横
断側面図で示す。一般にポリシリコンゲートおよびフィ
ールド酸化膜は基板表面の約０. ３μｍ上を延びている
ので、ポリシリコンライン１０８の頂部は基板表面の約
０. ６μｍ上にある。ゲート酸化膜１１４〜１１６は約
６ｎｍの厚みとすることができる。次にゲートおよびフ
ィールド酸化膜をカバーするための多少プレーナー状の
絶縁層を次のように形成できる。まずホウ素リンシリケ
ートガラス（ＢＰＳＧ、約５％のホウ素および５％のリ
ン）から成る層１５０をプラズマエンハンス化学的気相
法により約１μｍの厚みにデポジットする。図１ｂを参
照のこと。次にこのＢＰＳＧを２０分間約９００°Ｃま
で加熱すると、このＢＰＳＧは流動化し（表面張力によ
って突起部が低下し、凹部が満たされる）、密度が高く
なり、図１ｃに示されるようなスムーズになったプレー
ナー状の表面を備えた再度フロー化されたＢＰＳＧ１５
２が形成される。
【０００８】再度フロー化されたＢＰＳＧ１５２の表面
よりもよりプレーナー状の表面とするために、再フロー
化したＢＰＳＧ１５２を化学的−機械的に研磨し、これ
を薄く、かつプレーナー状とし、別のＢＰＳＧの層をデ
ポジットし、これを再フロー化し、密度を高める。
よりもよりプレーナー状の表面とするために、再フロー
化したＢＰＳＧ１５２を化学的−機械的に研磨し、これ
を薄く、かつプレーナー状とし、別のＢＰＳＧの層をデ
ポジットし、これを再フロー化し、密度を高める。
【０００９】ゲート１０４から１０６およびポリシリコ
ンライン１０８をカバーするプレーナー状にされた絶縁
層１５２が一旦形成されると、ゲート１０４〜１０６ま
たはポリシリコンライン１０８またはソース／ドレイン
１３４〜１３６までの任意の接続部を形成するため、層
１５２内にバイアをフォトリソグラフィ法によりパター
ニングし、これをエッチングする。次にスパッタリング
された窒化チタン接着層上に、例えばタングステンを化
学的気相法（ＣＶＤ）によりデポジットすることにより
バイアもメタルで満たすメタル１７０の層をデポジット
する。
ンライン１０８をカバーするプレーナー状にされた絶縁
層１５２が一旦形成されると、ゲート１０４〜１０６ま
たはポリシリコンライン１０８またはソース／ドレイン
１３４〜１３６までの任意の接続部を形成するため、層
１５２内にバイアをフォトリソグラフィ法によりパター
ニングし、これをエッチングする。次にスパッタリング
された窒化チタン接着層上に、例えばタングステンを化
学的気相法（ＣＶＤ）によりデポジットすることにより
バイアもメタルで満たすメタル１７０の層をデポジット
する。
【００１０】このメタル層１７０をフォトリソグラフィ
法によりパターニングし、エッチングし、第１レベルの
メタル接続部１７２を形成する。これにより、表面に不
連続部が再び残される。この不連続部は第２レベルのメ
タル接続部をサポートするため、プレーナー化されたイ
ンターメタルレベルの絶縁層でカバーしなければならな
い。
法によりパターニングし、エッチングし、第１レベルの
メタル接続部１７２を形成する。これにより、表面に不
連続部が再び残される。この不連続部は第２レベルのメ
タル接続部をサポートするため、プレーナー化されたイ
ンターメタルレベルの絶縁層でカバーしなければならな
い。
【００１１】ＢＰＳＧ１５２は次のような機能を有す
る。（１）第１レベルのメタル相互接続部からゲートお
よびポリシリコンラインを電気的に絶縁すること。
（２）ゲート１０４〜１０６およびソース／ドレイン１
３４〜１３６まで下方に拡散する移動イオンにゲッター
作用すること。（３）第１レベルのメタル相互接続部を
形成するためにプレーナー表面を提供すること。ＢＰＳ
Ｇ内のホウ素およびリンはゲッター機能を奏し、移動イ
オンがトランジスタに達し、これらの性能を低下しない
ように働く。第１レベルのメタル相互接続部と第２レベ
ルのメタル相互接続部との間の絶縁層も電気的な絶縁を
行い、プレーナー表面を提供するが、かかるインターメ
タルレベルの絶縁は移動イオンにゲッター作用する必要
はない。
る。（１）第１レベルのメタル相互接続部からゲートお
よびポリシリコンラインを電気的に絶縁すること。
（２）ゲート１０４〜１０６およびソース／ドレイン１
３４〜１３６まで下方に拡散する移動イオンにゲッター
作用すること。（３）第１レベルのメタル相互接続部を
形成するためにプレーナー表面を提供すること。ＢＰＳ
Ｇ内のホウ素およびリンはゲッター機能を奏し、移動イ
オンがトランジスタに達し、これらの性能を低下しない
ように働く。第１レベルのメタル相互接続部と第２レベ
ルのメタル相互接続部との間の絶縁層も電気的な絶縁を
行い、プレーナー表面を提供するが、かかるインターメ
タルレベルの絶縁は移動イオンにゲッター作用する必要
はない。
【００１２】ゲートおよびポリシリコンライン上にプレ
ーナー状のプリメタル誘電層を形成する第１の好ましい
実施例の方法は、図２ａ〜ｃに示される次のような工程
を含む。
ーナー状のプリメタル誘電層を形成する第１の好ましい
実施例の方法は、図２ａ〜ｃに示される次のような工程
を含む。
【００１３】（１）図１ａに示されるような、ポリシリ
コンゲート１０４〜１０６、ポリシリコンライン１０８
およびソース／ドレイン１３４〜１３６を有する基板か
ら開始し、この基板を図３に示されるような高密度プラ
ズマ反応器３００へ挿入する。次にソースガスのシラン
および酸素または亜酸化窒素にアルゴンキャリアガスを
加えたガスを使用するプラズマエンハンスデポジットに
より酸化物を０. １５μｍにデポジットする。この反応
は次の式で示される。
コンゲート１０４〜１０６、ポリシリコンライン１０８
およびソース／ドレイン１３４〜１３６を有する基板か
ら開始し、この基板を図３に示されるような高密度プラ
ズマ反応器３００へ挿入する。次にソースガスのシラン
および酸素または亜酸化窒素にアルゴンキャリアガスを
加えたガスを使用するプラズマエンハンスデポジットに
より酸化物を０. １５μｍにデポジットする。この反応
は次の式で示される。
【００１４】
【化１】 ＳｉＨ4 ＋２Ｏ2 →ＳｉＯ2 ＋２Ｈ2 Ｏ ＳｉＨ4 ＋２Ｎ2 Ｏ→ＳｉＯ2 ＋２Ｈ2 ＋２Ｎ2
【００１５】プラズマ加熱により基板温度が高まり、こ
の温度が約３３０°Ｃに維持される。反応チャンバー内
の全圧力は約５〜１０ｍＴｏｒｒであり、低圧力にも係
わらず反応器３００に対するイオン密度は約１０13／ｃ
ｍ3 であり、酸化物は高速度でデポジットした。高イオ
ン密度は従来の容量性結合というよりもむしろ高周波ソ
ース１とフィードガスとを誘導性結合した結果得られた
ものである。このような反応器３００内における誘導性
結合によりプラズマ密度に影響することなくプラズマと
チャック（ｃｈｕｃｋ）２上の基板との間のバイアスＲ
Ｆ容量電圧（この電圧は基板のイオン打ち込みのための
プラズマ電位を決定する）を調節することが可能となっ
ている。バイアスを０ボルト近くに設定する。これによ
り、ポリシリコンゲート１０４〜１０６およびポリシリ
コンライン１０８によって形成されるアンテナがゲート
酸化膜１１４〜１１６の間に大きな電界を形成し、よっ
て酸化膜を破壊し、トランジスタの性能を劣化するよう
な十分な電荷を集める（これはプラズマの不均一性に起
因する）ことを防止する。当然ながら無バイアスによる
デポジットによっても、図２ａに示されるような酸化物
の共形層２０２が生じる。低バイアスは電荷の蓄積を制
限するので、他の圧力条件に従ってバイアスを変えても
よい。
の温度が約３３０°Ｃに維持される。反応チャンバー内
の全圧力は約５〜１０ｍＴｏｒｒであり、低圧力にも係
わらず反応器３００に対するイオン密度は約１０13／ｃ
ｍ3 であり、酸化物は高速度でデポジットした。高イオ
ン密度は従来の容量性結合というよりもむしろ高周波ソ
ース１とフィードガスとを誘導性結合した結果得られた
ものである。このような反応器３００内における誘導性
結合によりプラズマ密度に影響することなくプラズマと
チャック（ｃｈｕｃｋ）２上の基板との間のバイアスＲ
Ｆ容量電圧（この電圧は基板のイオン打ち込みのための
プラズマ電位を決定する）を調節することが可能となっ
ている。バイアスを０ボルト近くに設定する。これによ
り、ポリシリコンゲート１０４〜１０６およびポリシリ
コンライン１０８によって形成されるアンテナがゲート
酸化膜１１４〜１１６の間に大きな電界を形成し、よっ
て酸化膜を破壊し、トランジスタの性能を劣化するよう
な十分な電荷を集める（これはプラズマの不均一性に起
因する）ことを防止する。当然ながら無バイアスによる
デポジットによっても、図２ａに示されるような酸化物
の共形層２０２が生じる。低バイアスは電荷の蓄積を制
限するので、他の圧力条件に従ってバイアスを変えても
よい。
【００１６】（２）プラズマエンハンス酸化膜デポジッ
トを続けるが、チャック２への電源をオンにし、プラズ
マから基板への容量性ＲＦバイアスを約６００ボルトに
変え、よってプラズマからのイオンをデポジット中の酸
化膜２０４に数百電子ボルトのオーダーのエネルギーで
衝突させる。これにより成長中の酸化膜２０４の突起部
分からの材料がスパッタリングされるので、酸化膜２０
４は成長しながら大幅に平坦になる。無バイアスでデポ
ジットされた０. １５μｍ厚の酸化膜２０２と、６００
ボルトのバイアスでデポジットされた０. ５μｍ厚の酸
化膜２０４を示す図２ｂを参照されたい。
トを続けるが、チャック２への電源をオンにし、プラズ
マから基板への容量性ＲＦバイアスを約６００ボルトに
変え、よってプラズマからのイオンをデポジット中の酸
化膜２０４に数百電子ボルトのオーダーのエネルギーで
衝突させる。これにより成長中の酸化膜２０４の突起部
分からの材料がスパッタリングされるので、酸化膜２０
４は成長しながら大幅に平坦になる。無バイアスでデポ
ジットされた０. １５μｍ厚の酸化膜２０２と、６００
ボルトのバイアスでデポジットされた０. ５μｍ厚の酸
化膜２０４を示す図２ｂを参照されたい。
【００１７】（３）６００ボルトの直流バイアスでデポ
ジットされた酸化膜２０４が約１.０μｍの平均厚みお
よび約１. １５μｍの総酸化膜厚みに達したときに、プ
ラズマエンハンス酸化膜デポジットを完了する。図２ｃ
を参照のこと。
ジットされた酸化膜２０４が約１.０μｍの平均厚みお
よび約１. １５μｍの総酸化膜厚みに達したときに、プ
ラズマエンハンス酸化膜デポジットを完了する。図２ｃ
を参照のこと。
【００１８】（４）ソースガスにＰＨ3 を加え、低バイ
アスデポジットされた酸化膜２０２または高バイアスデ
ポジットされた酸化膜２０４のいずれかまたはその双方
にリンをドープすることにより、ＢＰＳＧ１５２のゲッ
ター作用を維持できる。同様に、Ｂ2 Ｈ6 を添加するこ
とによりホウ素のドーピングを行うか、またはＰＨ3お
よびＢ2 Ｈ6 の双方を加えることによってＢＰＳＧを発
生する。
アスデポジットされた酸化膜２０２または高バイアスデ
ポジットされた酸化膜２０４のいずれかまたはその双方
にリンをドープすることにより、ＢＰＳＧ１５２のゲッ
ター作用を維持できる。同様に、Ｂ2 Ｈ6 を添加するこ
とによりホウ素のドーピングを行うか、またはＰＨ3お
よびＢ2 Ｈ6 の双方を加えることによってＢＰＳＧを発
生する。
【００１９】（５）オプションとして、化学的−機械的
研磨を行い、その後、この化学的−機械的研磨により薄
くなったことを補償するため、酸化物を更にデポジット
することにより図２ｃの酸化膜２０４の表面のプレーナ
ー度（平面度）を増す。
研磨を行い、その後、この化学的−機械的研磨により薄
くなったことを補償するため、酸化物を更にデポジット
することにより図２ｃの酸化膜２０４の表面のプレーナ
ー度（平面度）を増す。
【００２０】図３は反応器３００を横断側面図で示す。
この反応器３００は最大３５００ワットの出力を備えた
ＲＦ発生器により給電される高密度プラズマ（ＨＤＰ）
ソース１と、処理中にウェーハの温度を安定にするため
のヘリウムバックサイドガス供給装置を備えた基板を保
持するための移動自在なチャック２を含む。チャック２
は最大２０００ワットの出力を備えた容量性ＲＦ発生器
によって給電される。チャック２は１つの８インチ径の
ウェーハを保持できる。供給ガスはチャック２の下方か
らチャンバー２へ進入し、ポンプ５が反応生成物を除く
ようになっている。チャック２へのＲＦ電力によりプラ
ズマと基板との間に発生するバイアスが制御され、よっ
て基板に衝突するイオンのイオンエネルギーが制御され
る。チャック２に供給されるＲＦ電力は第１の好ましい
実施例の低バイアスデポジションの初期部分では小さ
く、高バイアスデポジションの最終部分では大きくなっ
ている。
この反応器３００は最大３５００ワットの出力を備えた
ＲＦ発生器により給電される高密度プラズマ（ＨＤＰ）
ソース１と、処理中にウェーハの温度を安定にするため
のヘリウムバックサイドガス供給装置を備えた基板を保
持するための移動自在なチャック２を含む。チャック２
は最大２０００ワットの出力を備えた容量性ＲＦ発生器
によって給電される。チャック２は１つの８インチ径の
ウェーハを保持できる。供給ガスはチャック２の下方か
らチャンバー２へ進入し、ポンプ５が反応生成物を除く
ようになっている。チャック２へのＲＦ電力によりプラ
ズマと基板との間に発生するバイアスが制御され、よっ
て基板に衝突するイオンのイオンエネルギーが制御され
る。チャック２に供給されるＲＦ電力は第１の好ましい
実施例の低バイアスデポジションの初期部分では小さ
く、高バイアスデポジションの最終部分では大きくなっ
ている。
【００２１】図４ａ〜ｄは第１の好ましい実施例のスム
ーズ化を示す。特に図４ａは３つの隣接する丸みを付け
られた形状（側壁スペーサを備えたゲートに類似する）
のプロリフィメータのトレースを示す。この形状の各々
は幅が約４３μｍであり、高さが０. ０５μｍである。
図４ｂはＢＰＳＧデポジットと再フローの後の同じトレ
ースを示す。図４ｃはスパッタリングレートに対するデ
ポジットレートの比が約３. ２５となるよう、低バイア
スで０. １５μｍデポジットし、その後、高バイアスに
て０. ８５μｍデポジットした後のトレースを示し、図
４ｄはスパッタリングレートに対するデポジットレート
の比が約２. ９となるよう、低バイアスで０. １５μｍ
デポジットし、その後、高バイアスで０. ８５μｍデポ
ジットした後のトレースを示す。図４ｄにおいてプレー
ナー度がより高くなっていることは、より大きいスパッ
タリングでバイアスをより高くしたことを示している。
ーズ化を示す。特に図４ａは３つの隣接する丸みを付け
られた形状（側壁スペーサを備えたゲートに類似する）
のプロリフィメータのトレースを示す。この形状の各々
は幅が約４３μｍであり、高さが０. ０５μｍである。
図４ｂはＢＰＳＧデポジットと再フローの後の同じトレ
ースを示す。図４ｃはスパッタリングレートに対するデ
ポジットレートの比が約３. ２５となるよう、低バイア
スで０. １５μｍデポジットし、その後、高バイアスに
て０. ８５μｍデポジットした後のトレースを示し、図
４ｄはスパッタリングレートに対するデポジットレート
の比が約２. ９となるよう、低バイアスで０. １５μｍ
デポジットし、その後、高バイアスで０. ８５μｍデポ
ジットした後のトレースを示す。図４ｄにおいてプレー
ナー度がより高くなっていることは、より大きいスパッ
タリングでバイアスをより高くしたことを示している。
【００２２】図５は、アンテナ比が大きい場合のＰＭＤ
によってカバーされた絶縁ゲートトランジスタのスレッ
ショルド電圧の累積確率分布に対する第１の好ましい実
施例のＰＭＤの作用を示す。特に、第１の好ましい実施
例は、トランジスタの特性の劣化がなくなることに一致
するスレッショルド電圧の無視できる変化を発生する。
によってカバーされた絶縁ゲートトランジスタのスレッ
ショルド電圧の累積確率分布に対する第１の好ましい実
施例のＰＭＤの作用を示す。特に、第１の好ましい実施
例は、トランジスタの特性の劣化がなくなることに一致
するスレッショルド電圧の無視できる変化を発生する。
【００２３】フッ化酸化膜の好ましい実施例 プリメタル絶縁体を形成する第２の好ましい実施例の方
法は、第１の好ましい実施例の工程に従うが、フッ化シ
リコン酸化物（ＳｉＯX ＦY ）の絶縁体をデポジットす
る。フッ素の添加により移動陽イオンがゲッタリングさ
れるだけでなく、Ｓｉ−Ｏ結合と比較してＳｉ−Ｆ結合
の分極が低いことに起因し、誘電率が低下する。特に次
の工程はフッ化酸化物の第１共形層を発生し、次にこの
層はプレーナー化酸化物の層によってカバーされる。
法は、第１の好ましい実施例の工程に従うが、フッ化シ
リコン酸化物（ＳｉＯX ＦY ）の絶縁体をデポジットす
る。フッ素の添加により移動陽イオンがゲッタリングさ
れるだけでなく、Ｓｉ−Ｏ結合と比較してＳｉ−Ｆ結合
の分極が低いことに起因し、誘電率が低下する。特に次
の工程はフッ化酸化物の第１共形層を発生し、次にこの
層はプレーナー化酸化物の層によってカバーされる。
【００２４】（１）図１ａに示されるようなポリシリコ
ンゲート１０４〜１０６、ポリシリコンライン１０８お
よびソース／ドレイン１３４〜１３６を有する基板から
スタートし、この基板を高密度プラズマ反応器３００へ
挿入する。プラズマ加熱により基板温度が高くなり、こ
の温度は３００°Ｃに維持される。次にソースガスのシ
ラン、酸素および４フッ化シリコンおよびアルゴンキャ
リアガスを使用する。プラズマエンハンスデポジットに
よりフッ化酸化物を０. １５μｍにデポジットする。こ
の反応は次のとおりである。
ンゲート１０４〜１０６、ポリシリコンライン１０８お
よびソース／ドレイン１３４〜１３６を有する基板から
スタートし、この基板を高密度プラズマ反応器３００へ
挿入する。プラズマ加熱により基板温度が高くなり、こ
の温度は３００°Ｃに維持される。次にソースガスのシ
ラン、酸素および４フッ化シリコンおよびアルゴンキャ
リアガスを使用する。プラズマエンハンスデポジットに
よりフッ化酸化物を０. １５μｍにデポジットする。こ
の反応は次のとおりである。
【００２５】
【化２】ＳｉＨ4 ＋Ｏ2 ＋ＳｉＦ4 →ＳｉＯX ＦY ＋Ｈ
2 Ｏ＋ＨＦ＋...
2 Ｏ＋ＨＦ＋...
【００２６】反応ハンバーの全圧力は５〜１０ｍＴｏｒ
ｒである。フッ化酸化物は第１の好ましい実施例の共形
ＳｉＯ2 とほぼ同じレートでデポジットする。基板に対
するプラズマバイアスを約０ボルトにセットし、これに
よりポリシリコンゲート１０４〜１０６およびポリシリ
コンライン１０８によって形成されるアンテナが、ゲー
ト酸化膜を横断する大きな電界を発生し、この結果ゲー
ト酸化膜を破壊し、トランジスタの性能を劣化させる十
分な電荷を集めることを制限する。更に、ゲート酸化膜
と基板の境界部におけるフッ素はぶら下がりシリコン結
合のパッシベートを助け、トランジスタの性能を改善す
る。このような無バイアスによるデポジットは図６ａに
示されるようなフッ化酸化膜６０２の共形層を発生す
る。
ｒである。フッ化酸化物は第１の好ましい実施例の共形
ＳｉＯ2 とほぼ同じレートでデポジットする。基板に対
するプラズマバイアスを約０ボルトにセットし、これに
よりポリシリコンゲート１０４〜１０６およびポリシリ
コンライン１０８によって形成されるアンテナが、ゲー
ト酸化膜を横断する大きな電界を発生し、この結果ゲー
ト酸化膜を破壊し、トランジスタの性能を劣化させる十
分な電荷を集めることを制限する。更に、ゲート酸化膜
と基板の境界部におけるフッ素はぶら下がりシリコン結
合のパッシベートを助け、トランジスタの性能を改善す
る。このような無バイアスによるデポジットは図６ａに
示されるようなフッ化酸化膜６０２の共形層を発生す
る。
【００２７】（２）プラズマエンハンスデポジットを続
けるが、酸化膜６０４だけのデポジットをするよう、Ｓ
ｉＦ4 のフローを停止し、基板に対するプラズマのＤＣ
バイアスを６００ボルトに変え、デポジットとしての酸
化膜６０４をプレーナー状とする。無バイアスでデポジ
ットされた０. １５μｍ厚のフッ化酸化膜６０２および
６００ボルトのバイアスでデポジットされた１. ０μｍ
厚の酸化膜６０４を示す図６ｂを参照のこと。フッ化酸
化物から低バイアスおよび高バイアス層の双方を製造す
ることは、フッ化酸化物の低応力および低誘電率を最大
に活用できる。
けるが、酸化膜６０４だけのデポジットをするよう、Ｓ
ｉＦ4 のフローを停止し、基板に対するプラズマのＤＣ
バイアスを６００ボルトに変え、デポジットとしての酸
化膜６０４をプレーナー状とする。無バイアスでデポジ
ットされた０. １５μｍ厚のフッ化酸化膜６０２および
６００ボルトのバイアスでデポジットされた１. ０μｍ
厚の酸化膜６０４を示す図６ｂを参照のこと。フッ化酸
化物から低バイアスおよび高バイアス層の双方を製造す
ることは、フッ化酸化物の低応力および低誘電率を最大
に活用できる。
【００２８】（３）オプションとしてソースガスがＰＨ
3 を添加することによりゲッター作用を増し、低バイア
スデポジットされたフッ化酸化膜６０２または高バイア
スデポジットされた酸化膜６０４のいずれか、またはそ
の双方のリンドーピングを行うことができる。
3 を添加することによりゲッター作用を増し、低バイア
スデポジットされたフッ化酸化膜６０２または高バイア
スデポジットされた酸化膜６０４のいずれか、またはそ
の双方のリンドーピングを行うことができる。
【００２９】（４）オプションとして、化学的−機械的
研磨を行い、その後、この化学的−機械的研磨により薄
くなったことを補償するため、酸化物またはフッ化酸化
物をデポジットすることにより図４ｂの酸化膜４０４の
表面のプレーナー度（平面度）を増す。
研磨を行い、その後、この化学的−機械的研磨により薄
くなったことを補償するため、酸化物またはフッ化酸化
物をデポジットすることにより図４ｂの酸化膜４０４の
表面のプレーナー度（平面度）を増す。
【００３０】変形例 上記好ましい実施例は、累積する電荷を制限する低バイ
アスデポジットおよびそれに続くプレーナー化のための
高バイアスデポジット、およびフッ化ドープデポジット
の１つ以上の特徴を維持しながら、多くの態様に変更で
きる。
アスデポジットおよびそれに続くプレーナー化のための
高バイアスデポジット、およびフッ化ドープデポジット
の１つ以上の特徴を維持しながら、多くの態様に変更で
きる。
【００３１】例えば、プラズマ対基板のバイアス電圧を
非ゼロ低バイアス（例えば約１５０ボルトよりも低いバ
イアス）および異なる高バイアス（例えば約３００ボル
トよりも高いバイアス）に変えることができる。更にこ
のバイアスは、デポジット中に多くの段階に、または連
続状に低バイアスから高バイアスへランプ関数に従って
変化できる。許容できる低バイアスはアンテナ比（全ポ
リシリコンライン面積に対するポリシリコンゲート面積
の比）およびプラズマの不均一性に応じて決まるので、
この低バイアスは基板上の回路デザインに従って調節で
きる。同様に、高バイアスを高くするとスパッタリング
が増加し、純デポジットレートが低下するので、プレー
ナー度を十分に維持するには高バイアスを十分高い値に
選択する。酸化物およびフッ化酸化物に対するソースガ
スは変えることができ、ＴＥＯＳ、シラン、ジクロロシ
ラン、亜酸化窒素、ＣＦ4 、Ｃ2 Ｆ6 、ＮＦ3 等を含む
ことができる。層の厚みも変えることができる。初期の
低バイアスにおけるデポジットを行い、その後、高バイ
アスにおけるプレーナー化を行うことを、他の絶縁体、
例えば窒化シリコン、シリコンオキシナイトライド等の
プラズマエンハンスデポジットにも適用できる。
非ゼロ低バイアス（例えば約１５０ボルトよりも低いバ
イアス）および異なる高バイアス（例えば約３００ボル
トよりも高いバイアス）に変えることができる。更にこ
のバイアスは、デポジット中に多くの段階に、または連
続状に低バイアスから高バイアスへランプ関数に従って
変化できる。許容できる低バイアスはアンテナ比（全ポ
リシリコンライン面積に対するポリシリコンゲート面積
の比）およびプラズマの不均一性に応じて決まるので、
この低バイアスは基板上の回路デザインに従って調節で
きる。同様に、高バイアスを高くするとスパッタリング
が増加し、純デポジットレートが低下するので、プレー
ナー度を十分に維持するには高バイアスを十分高い値に
選択する。酸化物およびフッ化酸化物に対するソースガ
スは変えることができ、ＴＥＯＳ、シラン、ジクロロシ
ラン、亜酸化窒素、ＣＦ4 、Ｃ2 Ｆ6 、ＮＦ3 等を含む
ことができる。層の厚みも変えることができる。初期の
低バイアスにおけるデポジットを行い、その後、高バイ
アスにおけるプレーナー化を行うことを、他の絶縁体、
例えば窒化シリコン、シリコンオキシナイトライド等の
プラズマエンハンスデポジットにも適用できる。
【００３２】以上の説明に関して更に以下の項を開示す
る。 （１）突起を含む表面に設けられた絶縁層であって、
（ａ）プラズマエンハンスデポジットにより前記表面お
よび突起上に第１絶縁材料によって形成された第１共形
サブ層と、（ｂ）プラズマエンハンスデポジットにより
前記第１サブ層上に第２の絶縁材料により形成された第
２プレーナー化サブ層とを備えた絶縁層。 （２）（ａ）前記第１および前記第２前記材料が同じで
ある前項１記載の絶縁層。 （３）（ａ）前記突起が基板上に設けられた絶縁ゲート
を含み、（ｂ）前記第１および第２絶縁材料がドーパン
トを含む絶縁第１および第２材料のうちの少なくとも一
方とのシリコン酸化物である、前項１記載の絶縁層。
る。 （１）突起を含む表面に設けられた絶縁層であって、
（ａ）プラズマエンハンスデポジットにより前記表面お
よび突起上に第１絶縁材料によって形成された第１共形
サブ層と、（ｂ）プラズマエンハンスデポジットにより
前記第１サブ層上に第２の絶縁材料により形成された第
２プレーナー化サブ層とを備えた絶縁層。 （２）（ａ）前記第１および前記第２前記材料が同じで
ある前項１記載の絶縁層。 （３）（ａ）前記突起が基板上に設けられた絶縁ゲート
を含み、（ｂ）前記第１および第２絶縁材料がドーパン
トを含む絶縁第１および第２材料のうちの少なくとも一
方とのシリコン酸化物である、前項１記載の絶縁層。
【００３３】（４）（ａ）第１スレッショルド電圧より
も低いプラズマ対基板バイアスにより基板上に第１サブ
層をプラズマエンハンスデポジットする工程と、（ｂ）
前記第１スレッショルド電圧よりも高い前記第２スレッ
ショルド電圧と共に第２スレッショルド電圧よりも高い
プラズマ対基板ＤＣバイアスで基板上に第２のサブ層を
プラズマエンハンスデポジットする工程とを備えた、絶
縁層を形成する方法。 （５）（ａ）前記第１スレッショルド電圧が約１５０ボ
ルトよりも低く、（ｂ）前記第２スレッショルド電圧が
約３００ボルトよりも高い、前項４記載の方法。 （６）（ａ）前記第１および第２絶縁材料がドーパント
を含む絶縁第１および第２材料のうちの少なくとも一方
とのシリコン酸化物である、前項４記載の方法。
も低いプラズマ対基板バイアスにより基板上に第１サブ
層をプラズマエンハンスデポジットする工程と、（ｂ）
前記第１スレッショルド電圧よりも高い前記第２スレッ
ショルド電圧と共に第２スレッショルド電圧よりも高い
プラズマ対基板ＤＣバイアスで基板上に第２のサブ層を
プラズマエンハンスデポジットする工程とを備えた、絶
縁層を形成する方法。 （５）（ａ）前記第１スレッショルド電圧が約１５０ボ
ルトよりも低く、（ｂ）前記第２スレッショルド電圧が
約３００ボルトよりも高い、前項４記載の方法。 （６）（ａ）前記第１および第２絶縁材料がドーパント
を含む絶縁第１および第２材料のうちの少なくとも一方
とのシリコン酸化物である、前項４記載の方法。
【００３４】（７）（ａ）基板の第１表面に絶縁ゲート
構造体を設ける工程と、（ｂ）最初は第１スレッショル
ド電圧よりも低いが、この第１スレッショルド電圧を越
える第２スレッショルド電圧よりも高くなるプラズマ対
基板バイアスで前記ゲートおよび基板上に絶縁層をプラ
ズマエンハンスデポジットする工程と、を備え、前記第
１スレッショルド電圧が共形デポジットを特徴とし、前
記第２スレッショルド電圧がプレーナー化デポジットを
特徴とする集積回路のためのプリメタル絶縁層を製造す
る方法。 （８）（ａ）前記絶縁層がシリコン酸化物から成る、前
項７記載の方法。 （９）（ａ）前記シリコン酸化物が前記ゲート構造体お
よび基板と反対の少なくとも一部にドーパントを含む、
前項８記載の方法。 （１０）（ａ）前記シリコン酸化物が前記ゲート構造体
および基板に隣接する少なくとも一部にドーパントを含
む、前項８記載の方法。
構造体を設ける工程と、（ｂ）最初は第１スレッショル
ド電圧よりも低いが、この第１スレッショルド電圧を越
える第２スレッショルド電圧よりも高くなるプラズマ対
基板バイアスで前記ゲートおよび基板上に絶縁層をプラ
ズマエンハンスデポジットする工程と、を備え、前記第
１スレッショルド電圧が共形デポジットを特徴とし、前
記第２スレッショルド電圧がプレーナー化デポジットを
特徴とする集積回路のためのプリメタル絶縁層を製造す
る方法。 （８）（ａ）前記絶縁層がシリコン酸化物から成る、前
項７記載の方法。 （９）（ａ）前記シリコン酸化物が前記ゲート構造体お
よび基板と反対の少なくとも一部にドーパントを含む、
前項８記載の方法。 （１０）（ａ）前記シリコン酸化物が前記ゲート構造体
および基板に隣接する少なくとも一部にドーパントを含
む、前項８記載の方法。
【００３５】（１１）第１段階に共形デポジット２０２
による低容量結合されたＲＦバイアスによる絶縁体のデ
ポジットを行い、次にプレーナー化デポジット２０４の
ための高容量結合されたＲＦバイアスによる絶縁体のデ
ポジットを２段階でプラズマエンハンス絶縁体のデポジ
ットを行う。これにより、下方の構造体１０４、１０
６、１０８に累積する電荷が制限される。
による低容量結合されたＲＦバイアスによる絶縁体のデ
ポジットを行い、次にプレーナー化デポジット２０４の
ための高容量結合されたＲＦバイアスによる絶縁体のデ
ポジットを２段階でプラズマエンハンス絶縁体のデポジ
ットを行う。これにより、下方の構造体１０４、１０
６、１０８に累積する電荷が制限される。
【図１】公知のプリメタル絶縁膜製造方法を横断側面図
で示す。
で示す。
【図２】第１の好ましい実施例の方法を横断側面図で示
す。
す。
【図３】高密度プラズマ反応器を示す。
【図４】第１の好ましい実施例の実験結果を示す。
【図５】第１の好ましい実施例の実験結果を示す。
【図６】第２の好ましい実施例の方法の横断側面図を示
す。
す。
１０２ シリコン基板 １０４〜１０６ ポリシリコンゲート １０８ ポリシリコンライン １１４〜１１６ 二酸化シリコンゲート絶縁膜 １２４〜１２６ 側壁酸化膜 １３４〜１３６ ソース／ドレイン １５２ 絶縁層 １７０ メタル層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スリカンス クリシュナン アメリカ合衆国 テキサス州 リチャード ソン，ウォータービュー パークウェイ, 220
Claims (2)
- 【請求項１】 突起を含む表面に設けられた絶縁層であ
って、 （ａ）プラズマエンハンスデポジットにより前記表面お
よび突起上に第１絶縁材料によって形成された第１共形
サブ層と、 （ｂ）プラズマエンハンスデポジットにより前記第１サ
ブ層上に第２の絶縁材料により形成された第２プレーナ
ー化サブ層とを備えた絶縁層。 - 【請求項２】 （ａ）第１スレッショルド電圧よりも低
いプラズマ対基板バイアスにより基板上に第１サブ層を
プラズマエンハンスデポジットする工程と、 （ｂ）前記第１スレッショルド電圧よりも高い前記第２
スレッショルド電圧と共に第２スレッショルド電圧より
も高いプラズマ対基板ＤＣバイアスで基板上に第２のサ
ブ層をプラズマエンハンスデポジットする工程とを備え
た、絶縁層を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US172995P | 1995-08-01 | 1995-08-01 | |
| US001729 | 1995-08-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167765A true JPH09167765A (ja) | 1997-06-24 |
Family
ID=21697542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203904A Pending JPH09167765A (ja) | 1995-08-01 | 1996-08-01 | 絶縁層およびこれを形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0766291A1 (ja) |
| JP (1) | JPH09167765A (ja) |
| TW (1) | TW336338B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035845A (ja) * | 1999-07-21 | 2001-02-09 | Nec Corp | 半導体装置の製造方法及びそれに使用されるプラズマ絶縁膜の成膜装置 |
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