JPS587869A - 半導体装置 - Google Patents
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- JPS587869A JPS587869A JP56105886A JP10588681A JPS587869A JP S587869 A JPS587869 A JP S587869A JP 56105886 A JP56105886 A JP 56105886A JP 10588681 A JP10588681 A JP 10588681A JP S587869 A JPS587869 A JP S587869A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 34
- 229910052710 silicon Inorganic materials 0.000 claims description 34
- 239000010703 silicon Substances 0.000 claims description 34
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 238000000034 method Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 239000005667 attractant Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000031902 chemoattractant activity Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002256 photodeposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置、４ＩＫ絶縁ゲート型トランジス
タｔよびそれを少くとも一部に含む半導体集積回路の構
造に関するものである。
タｔよびそれを少くとも一部に含む半導体集積回路の構
造に関するものである。
従来、一般的な絶縁ゲート！電界効果トランジスタはシ
リコン単結晶基板表面に素子間分離領域と能動領域とを
平面的に設け、能動領域にはソース−ドレインとするＰ
Ｎ接合部分およびゲートとする絶縁膜部分をそれぞれ形
成していた。しかるにこの従来構造では、ドレイン拡散
領域と基板間とのＰＮ Ｈ合容量が存在するため、トラ
ンジスタのスイッチング速度は接合容量がなくならない
限り、その容量の大きさによりて制限されてし才い、原
理的に素子の高速化の障害となっていた。このため基板
とドレイン間の接合容ｉｔｔ減少させることによって高
速化を目指す一方法として５Ｏ８（Ｓｉｌｉｃｏｎ ｏ
ｎ ５ａｐｐｈｉｒｅ）基板を使用し、基板とドレイン
間を誘電的に分離することが以前から提案されているが
、異種基板上のエピタキシャルシリコン中に高密度の欠
陥等が存在しており、この欠陥を帰因とした接合リーク
が発生し易い等の理由で実用上問題となっていた。−妻
部分的に誘゛戒体で粉われたシリコン基板にシリコンの
エピタキシャル成長を適用し、シリコン基板光ｍｌに単
結晶、誘電体表面に多結晶のシリコンを堆積しておき、
ＭＤＳ電界効果トランジスタのソース・ドレインを誘電
体上の多結晶シリコンに形成した半導体装置０１１造が
槍ＶＯ８（Ｂｕｒｉｅｄ Ｑｃｉｄｅ ＭＤ８）として
アイ・イー・イー・イートランザクジーンズオンエレク
トロンデバイシスｈＤ−２３巻１０号１１９０％から１
１９１頁（ＩＥｉＥＪｔ ’ｉ”ｒａｍａｔｉｏｎｓ
ｏｎ Ｈｌｅｃｔｒｏｒｓ Ｄｅｖｉｃｅｓ ｖｏｌ
ＭＤ−２３１）０１０１１９０ （１９７６）、）に提
案された。この従来の８０ＭＯ８では誇電体表面に堆積
されたシリコンは多結＆臘であるために、トランジスタ
のチャネル領域等に使用することは困難であり、また素
子設計の点で単結晶と多結晶間の遷移部分を考慮する勢
、不都合な場合が多く、ｌＩ［ｌｌ１８化技術の適用を
開離としていた。
リコン単結晶基板表面に素子間分離領域と能動領域とを
平面的に設け、能動領域にはソース−ドレインとするＰ
Ｎ接合部分およびゲートとする絶縁膜部分をそれぞれ形
成していた。しかるにこの従来構造では、ドレイン拡散
領域と基板間とのＰＮ Ｈ合容量が存在するため、トラ
ンジスタのスイッチング速度は接合容量がなくならない
限り、その容量の大きさによりて制限されてし才い、原
理的に素子の高速化の障害となっていた。このため基板
とドレイン間の接合容ｉｔｔ減少させることによって高
速化を目指す一方法として５Ｏ８（Ｓｉｌｉｃｏｎ ｏ
ｎ ５ａｐｐｈｉｒｅ）基板を使用し、基板とドレイン
間を誘電的に分離することが以前から提案されているが
、異種基板上のエピタキシャルシリコン中に高密度の欠
陥等が存在しており、この欠陥を帰因とした接合リーク
が発生し易い等の理由で実用上問題となっていた。−妻
部分的に誘゛戒体で粉われたシリコン基板にシリコンの
エピタキシャル成長を適用し、シリコン基板光ｍｌに単
結晶、誘電体表面に多結晶のシリコンを堆積しておき、
ＭＤＳ電界効果トランジスタのソース・ドレインを誘電
体上の多結晶シリコンに形成した半導体装置０１１造が
槍ＶＯ８（Ｂｕｒｉｅｄ Ｑｃｉｄｅ ＭＤ８）として
アイ・イー・イー・イートランザクジーンズオンエレク
トロンデバイシスｈＤ−２３巻１０号１１９０％から１
１９１頁（ＩＥｉＥＪｔ ’ｉ”ｒａｍａｔｉｏｎｓ
ｏｎ Ｈｌｅｃｔｒｏｒｓ Ｄｅｖｉｃｅｓ ｖｏｌ
ＭＤ−２３１）０１０１１９０ （１９７６）、）に提
案された。この従来の８０ＭＯ８では誇電体表面に堆積
されたシリコンは多結＆臘であるために、トランジスタ
のチャネル領域等に使用することは困難であり、また素
子設計の点で単結晶と多結晶間の遷移部分を考慮する勢
、不都合な場合が多く、ｌＩ［ｌｌ１８化技術の適用を
開離としていた。
本発明の目的は前記従来の欠点を解決せしめた半導体装
置を提供することにある。
置を提供することにある。
＊発明によれば単結晶シリコン基板上に部分的に設けた
非晶−誘電体と前記非晶質誘電体表向を含む領域に成長
したエピタキシャルシリコンから構成され、前記非晶質
ｖｉ電体表面上の前記エピタキシャルシリコンに、ソー
ス拡散領域又はドレイン拡散領域又はゲート領域の少く
ともいずれか１つ設けた構造を含むことを特徴とする半
導体装置が得られる。
非晶−誘電体と前記非晶質誘電体表向を含む領域に成長
したエピタキシャルシリコンから構成され、前記非晶質
ｖｉ電体表面上の前記エピタキシャルシリコンに、ソー
ス拡散領域又はドレイン拡散領域又はゲート領域の少く
ともいずれか１つ設けた構造を含むことを特徴とする半
導体装置が得られる。
以下、図を用いて従来ＲＯＭＯ８構成と本発明構成とを
比較し詳しく説明する。
比較し詳しく説明する。
第１図は８０ＭＯ８Ｍ造の特稙を説明するための簡単な
製造プロセスの模式的断面図である。通常ｌがシリコン
基板、２が熱酸化膜、３がエピタキシダルシリコン膜、
４がエピタキシャル成長時に堆積された多結晶シリコン
、５かフィールド酸化膜６がゲート酸化膜、７がゲート
用多結ａｈシリコン、８がソース・ドレイン拡散領域、
９が層間絶縁膜、例えばＣＶＤＰＳＧ ［ｌ！ 、そし
てコンタクト穴の上に配線されるアルミニウムという構
成が多用されている。こうした従来構成は誘電体である
酸化膜によってソース・ドレイン拡散層の大部分が基板
から分離されていることが特徴的である。このためドレ
イン拡散容ｆｆｉ管大巾に減少でき、高速動作が期待さ
れる。しかるに＠電体上のシリコン膜は多結晶で、電子
や正孔の移動度が小さいために、チャネル領域に用いる
ことができない。それに対して１１２図は本発明の特徴
的な構成を第１図に対比して示した模式的断面図であり
、通常１１がシリコン基板、 １２ が熱酸化膜、１３
がエピタキシダルシリコン膜、１４ がゲート酸化膜
、１５ がゲート用多結晶シリコン、１６ がソースΦ
ドレイン拡散領域、１７ が層間絶縁膜、という構成が
多用される。
製造プロセスの模式的断面図である。通常ｌがシリコン
基板、２が熱酸化膜、３がエピタキシダルシリコン膜、
４がエピタキシャル成長時に堆積された多結晶シリコン
、５かフィールド酸化膜６がゲート酸化膜、７がゲート
用多結ａｈシリコン、８がソース・ドレイン拡散領域、
９が層間絶縁膜、例えばＣＶＤＰＳＧ ［ｌ！ 、そし
てコンタクト穴の上に配線されるアルミニウムという構
成が多用されている。こうした従来構成は誘電体である
酸化膜によってソース・ドレイン拡散層の大部分が基板
から分離されていることが特徴的である。このためドレ
イン拡散容ｆｆｉ管大巾に減少でき、高速動作が期待さ
れる。しかるに＠電体上のシリコン膜は多結晶で、電子
や正孔の移動度が小さいために、チャネル領域に用いる
ことができない。それに対して１１２図は本発明の特徴
的な構成を第１図に対比して示した模式的断面図であり
、通常１１がシリコン基板、 １２ が熱酸化膜、１３
がエピタキシダルシリコン膜、１４ がゲート酸化膜
、１５ がゲート用多結晶シリコン、１６ がソースΦ
ドレイン拡散領域、１７ が層間絶縁膜、という構成が
多用される。
ここで誘電体１２の上にはエピタキシャルシリコンが堆
積されるので、ソース・ドレイン領域以外にゲート領域
もしくはその一部として構成することができ酸化膜で分
離される間隔が小さく、ソース・ドレイン領域を基板内
にはみ出さないように形成できるために従来の８０ＭＯ
８よりもさらに大巾に減らすことができる。例えば第１
図では、−電体２で分けられたシリコン表面が露出した
寸法１１ は、少くともゲート電極寸法！、と目合わ
せ余裕だけ加えた寸法よりも大きくしなければならない
。そこで拡散領域は誘電体感ら少しはみ出すので、拡散
容量はその分増すことになる。嬉２図（ａｌでは、誘電
体１２ で分けられたシリコン表面の寸法ｌ−はゲート
電極寸法ｌ； よりも小さくすることができ、その結
果拡散領域は児全に誘電体上に位置されるため、拡散領
域におけるチャネル方向成分のみが拡散容量となり、こ
のわずかな容量を考直するだけでよいことになる。この
結果拡散容量はＳＯ８並みで、電子移動度やリーク電流
はシリコン基板を用いたｎチャネルＭＯ８並みとなり、
極めて高速で且つ高信頼性なる素子を得ることが可能と
なる。また第３図−および（向は本発明構造の他の実施
例を示した模式的断面図である。第３図（ａ）では、２
つのトランジスタのチャネル領域と共通したソース領域
２１ がシリコン基板１１ 表面上のエピタキシャ
ルシリコン基体１３ Ｋ形成され、電圧の印加される
ドレイン領域ｍ のみ誘電体】２上のエピタキシャルシ
リコン基体内に形成されているｃ、９３図（ｂ）では、
２つのトランジスタのチャネル領域およびそれぞれのド
レイン領域加は誘電体１２上のエピタキシャルシリコン
１３基体に形成され、共通したソース領域２１が高濃度
エピタキシャル層ｎ および高論度シリコン基板ｎ に
電気的に接続されるように構成したものである。
積されるので、ソース・ドレイン領域以外にゲート領域
もしくはその一部として構成することができ酸化膜で分
離される間隔が小さく、ソース・ドレイン領域を基板内
にはみ出さないように形成できるために従来の８０ＭＯ
８よりもさらに大巾に減らすことができる。例えば第１
図では、−電体２で分けられたシリコン表面が露出した
寸法１１ は、少くともゲート電極寸法！、と目合わ
せ余裕だけ加えた寸法よりも大きくしなければならない
。そこで拡散領域は誘電体感ら少しはみ出すので、拡散
容量はその分増すことになる。嬉２図（ａｌでは、誘電
体１２ で分けられたシリコン表面の寸法ｌ−はゲート
電極寸法ｌ； よりも小さくすることができ、その結
果拡散領域は児全に誘電体上に位置されるため、拡散領
域におけるチャネル方向成分のみが拡散容量となり、こ
のわずかな容量を考直するだけでよいことになる。この
結果拡散容量はＳＯ８並みで、電子移動度やリーク電流
はシリコン基板を用いたｎチャネルＭＯ８並みとなり、
極めて高速で且つ高信頼性なる素子を得ることが可能と
なる。また第３図−および（向は本発明構造の他の実施
例を示した模式的断面図である。第３図（ａ）では、２
つのトランジスタのチャネル領域と共通したソース領域
２１ がシリコン基板１１ 表面上のエピタキシャ
ルシリコン基体１３ Ｋ形成され、電圧の印加される
ドレイン領域ｍ のみ誘電体】２上のエピタキシャルシ
リコン基体内に形成されているｃ、９３図（ｂ）では、
２つのトランジスタのチャネル領域およびそれぞれのド
レイン領域加は誘電体１２上のエピタキシャルシリコン
１３基体に形成され、共通したソース領域２１が高濃度
エピタキシャル層ｎ および高論度シリコン基板ｎ に
電気的に接続されるように構成したものである。
このようにソース領域は多くの場合接地されるか１ｖ程
度の逆バイアス状ＩＮＫおかれるのでチップ全体に及ぶ
広面積内で配線されているおり、コンタクト穴を形成し
たアルミニウム等の配線は省略することも可能となる。
度の逆バイアス状ＩＮＫおかれるのでチップ全体に及ぶ
広面積内で配線されているおり、コンタクト穴を形成し
たアルミニウム等の配線は省略することも可能となる。
したがつて一層の寸法の短縮や集積回路の高密度化が実
現できる。また第３図（ａ）および（ｂｊの構造は、従
来のＢ（Ｍ）Ｓ法を用いて実現することは極めて困難で
ある。すなわち誘電体上あるいは綽電体側面に堆積され
たシリコンは従来ＢＯＭＯ８では多結晶あるいは多結晶
・単結晶の遷移状態にあり、トランジスタのチャネルと
して適用することはトランジスタの特性を低下させる原
因となるからである。
現できる。また第３図（ａ）および（ｂｊの構造は、従
来のＢ（Ｍ）Ｓ法を用いて実現することは極めて困難で
ある。すなわち誘電体上あるいは綽電体側面に堆積され
たシリコンは従来ＢＯＭＯ８では多結晶あるいは多結晶
・単結晶の遷移状態にあり、トランジスタのチャネルと
して適用することはトランジスタの特性を低下させる原
因となるからである。
このように本発明を用いることにより、従来Ｎチャネル
殖摺トランジスタで成し得なかった高速化を計ることが
でき、従来８０Ｓトランジスタで成し得なかった高信頼
性、低価格化を実現可能とし、しかも高密度化や高集積
化を容易に行うことができる等、極めて有効性が高いこ
とが立証された。
殖摺トランジスタで成し得なかった高速化を計ることが
でき、従来８０Ｓトランジスタで成し得なかった高信頼
性、低価格化を実現可能とし、しかも高密度化や高集積
化を容易に行うことができる等、極めて有効性が高いこ
とが立証された。
さらに本発明の特許請求の範囲に記載されているように
非晶質誘電体上に堆積された単結晶性シリコンは、ゲー
ト領域としてのみ用いても構わないし、また埋め込みチ
ャネル型トランジスタを形成しても、従来のトランジス
タ特性よりもすぐれていることは容易に類推でき、本発
明構造は第３図に例とした示された構造に限定されるも
のではない。
非晶質誘電体上に堆積された単結晶性シリコンは、ゲー
ト領域としてのみ用いても構わないし、また埋め込みチ
ャネル型トランジスタを形成しても、従来のトランジス
タ特性よりもすぐれていることは容易に類推でき、本発
明構造は第３図に例とした示された構造に限定されるも
のではない。
次に本発明の実施例を図を用いて詳細にト兄明する。
第４図は本発明を実現するための製造プロセス説明する
ための図で、主要プロセスにおける素子断面を示したも
ので、ｐ型シリコン基板３１ に熱酸化法によ−て約
５０００Ｘの酸化膜３２ に形成し、通常の写Ｊ４ｃ
ｈ刻技術とエツチング法により所望の形状にパターン化
を施こす。その後水素をキャリヤカス、ジクロルシラン
（ＳｉＨ，ＣＩ、）をソースガス、さらに塩化氷菓ガス
を加えて、８Ｑｔｏｎ程度の減圧下、１０００℃の基板
温度でシリコンのエピタキシャル成長を行うと、シリコ
ン基板表面および酸化膜３２ の上に平滑なるｐ型の
単結晶シリコン＠３３が堆積され、通常の写真蝕刻技術
とエツチング法によって単結晶シリコン膜をそれぞれの
トランジスタ毎に分離すると＃！４図（旬を得る。ゲー
ト酸化ｌ１ＩＩ３４ を形成後、イオン注入法等の手
段により基板表面に不純物語 を制御して導入し、所望
のトランジスタのしきい値電圧に設定する。その後多結
晶シリコンをＣＶＩ）法で堆積し、ゲート電極あのパタ
ーン化會行つと第４図（ｂ）を得、続いてヒ素寺のＮ型
の不純物ｆ １０１ＩｓＣＲ−”以上のドース量でイオ
ン注入することによりソー領域ドレイン領埴３７を形成
する。次にノー間絶縁膜ア とじてＰ２Ｏ膜を１声ｍ
程度ＣＶＤ ６！ｉ；によって堆積し、適当な熱処理
を画すことにより、ゲート多結晶シリコンあ の低抵抗
化を計るとともに表面の平担化がなされ、講４図（Ｃ）
を得る。その後通常の写真蝕刻技術とエツチング法によ
うてコンタクトホール器 を形成した後、アルミニウム
４０ を写真蒸着法で被着させ、配ｍ１１Ｌ＝のパタ
ーン化を行い、水素中でアルミニウムとシリコンの合金
化を施すと仕上り図の第４図（ｄ贈得る。必要に応じて
已の法で保護膜を堆積させ、電極パッド上の保―膜を写
真蝕刻技法とエツチング法により除去する。こうして得
られたトランジスタ特性は極めて良好で、例えばドレイ
ンリーク電流はドレイン電圧５ｖの時１ｏ−” Ａ／ｄ
以下となり、ＮチャネルＭＯ８）ランジスタと同程度
の値を示した。
ための図で、主要プロセスにおける素子断面を示したも
ので、ｐ型シリコン基板３１ に熱酸化法によ−て約
５０００Ｘの酸化膜３２ に形成し、通常の写Ｊ４ｃ
ｈ刻技術とエツチング法により所望の形状にパターン化
を施こす。その後水素をキャリヤカス、ジクロルシラン
（ＳｉＨ，ＣＩ、）をソースガス、さらに塩化氷菓ガス
を加えて、８Ｑｔｏｎ程度の減圧下、１０００℃の基板
温度でシリコンのエピタキシャル成長を行うと、シリコ
ン基板表面および酸化膜３２ の上に平滑なるｐ型の
単結晶シリコン＠３３が堆積され、通常の写真蝕刻技術
とエツチング法によって単結晶シリコン膜をそれぞれの
トランジスタ毎に分離すると＃！４図（旬を得る。ゲー
ト酸化ｌ１ＩＩ３４ を形成後、イオン注入法等の手
段により基板表面に不純物語 を制御して導入し、所望
のトランジスタのしきい値電圧に設定する。その後多結
晶シリコンをＣＶＩ）法で堆積し、ゲート電極あのパタ
ーン化會行つと第４図（ｂ）を得、続いてヒ素寺のＮ型
の不純物ｆ １０１ＩｓＣＲ−”以上のドース量でイオ
ン注入することによりソー領域ドレイン領埴３７を形成
する。次にノー間絶縁膜ア とじてＰ２Ｏ膜を１声ｍ
程度ＣＶＤ ６！ｉ；によって堆積し、適当な熱処理
を画すことにより、ゲート多結晶シリコンあ の低抵抗
化を計るとともに表面の平担化がなされ、講４図（Ｃ）
を得る。その後通常の写真蝕刻技術とエツチング法によ
うてコンタクトホール器 を形成した後、アルミニウム
４０ を写真蒸着法で被着させ、配ｍ１１Ｌ＝のパタ
ーン化を行い、水素中でアルミニウムとシリコンの合金
化を施すと仕上り図の第４図（ｄ贈得る。必要に応じて
已の法で保護膜を堆積させ、電極パッド上の保―膜を写
真蝕刻技法とエツチング法により除去する。こうして得
られたトランジスタ特性は極めて良好で、例えばドレイ
ンリーク電流はドレイン電圧５ｖの時１ｏ−” Ａ／ｄ
以下となり、ＮチャネルＭＯ８）ランジスタと同程度
の値を示した。
以上説明したように電圧の加わるドレイン拡散領域が基
板および従来のチャネルスト！パー拡散領域から誘電的
に分離されるため、本発明は拡散容量の大幅なる削減を
可能せしめ、高速動作を実現でき、しかも微細化を容易
たらしめる利点をもたらすことが明らかとなった。
板および従来のチャネルスト！パー拡散領域から誘電的
に分離されるため、本発明は拡散容量の大幅なる削減を
可能せしめ、高速動作を実現でき、しかも微細化を容易
たらしめる利点をもたらすことが明らかとなった。
実施例では非晶質誘電体としてシリコン酸化膜が用いら
れてきたが、シリコン輩化膜やＰＳＧ等を用いてもその
上に成長したエピタキシャルシリコン語基性については
何ら効果は変わらない。
れてきたが、シリコン輩化膜やＰＳＧ等を用いてもその
上に成長したエピタキシャルシリコン語基性については
何ら効果は変わらない。
第１図は、従来ＨＯＭＯ８構造の例を示゛す多結晶シリ
コンゲート型ＭＯ８電界効果トランジスタの模式的断面
図で、図中、１−はシリコン基板、２はシリコン酸化膜
、３はエピタキシャルシリコン、４はエピタキシャル成
長時に堆積された多結晶シリコン、５はフィールド酸化
膜、６はゲート絶縁膜、７はソース・ドレイン拡散領域
１，８はゲート電極用多結晶シリコン、９は鳩間勲縁膜
をそれぞれ示しでいる。また１１ は誘電体分離され
た距離、４はゲート電極の寸法をそれぞれ示している。 第２図は第１図に対比して示した本発明例の模式的断面
図で、第３図（ａ） ′Ｊｒ３よび（ｂ）は本発明の他
の例を示す模式的断面図で、図中、１１はシリコン基板
、１２ はシリコン酸化膜、１３ はエピタキシャルシ
リコン、１４ はゲート絶縁膜、１５ はゲート電極用
多結晶シリコン、１６ はソース・ドレイン拡散領域、
１７ は層間絶ＭＷをそれぞれ示したものである。＄４
図は、本発明の実施例を示す製造プロセスを説明するた
めの図で、主要工程における素子断面を示したものであ
る。図中、３１ はｐａｔシリコン基板、３２はシリ
コン酸化膜、葛 はエピタキシャルシリコン、Ｕ はゲ
ート酸化膜、３５はトランジスタの閾値電圧制御用のイ
オン注入された領域、蘭 はゲート電極用多結晶シリコ
ン、３７ はソース・ドレイン拡散領域、３８は層間絶
縁膜、ここではＰＳＬ＋膜、３９ はコンタクト部分、
４０ はアルミニウム％＆をそれぞれ水している。
５オ １ 口 り−一１１−一や 才 ２ 囚 ９ −／ｆ− 第３凹 （Ｑ） ２ｊ ｃｄン 手続補正書（自船 特許庁長官 殿 １、事件の表示 昭和６６年特 許 願第１０６８
８８ 号２° 発１′）名称 亭零体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 明細書の発明の詳細な説明の構 添付図面 ６、補正の内容 （１）明細書第２貢第１５行目に「を帰因とし九」とあ
るのｔ−ｒｔ起因とした」と補正する。 （２）明細書第５貢第２０行目に［寸法！Ｉ″は％Ｘ％
（３） 明細書第８頁第１７行目からｇ１ｓ行目にか
けて「８０ｔｏｎ＠度の減圧下、１０８０℃の基板温度
で」とあるのをｒ５０ｔｏｒｒ＠［の減圧下、９５０℃
の基板温度で」と補正する。 （４）明細書第９頁第１７行目Ｋ「を写真蒸着法で」と
あるのを「を真空蒸着法で」と補正する。 （５）本願添付図面の第１図、１１２図 ｊ［４図を別
紙図面のように補正する。 代理人 弁理士 内 原 晋 才 ｌ 圓 □６−−◆ ７２ 図 ９ ４−
コンゲート型ＭＯ８電界効果トランジスタの模式的断面
図で、図中、１−はシリコン基板、２はシリコン酸化膜
、３はエピタキシャルシリコン、４はエピタキシャル成
長時に堆積された多結晶シリコン、５はフィールド酸化
膜、６はゲート絶縁膜、７はソース・ドレイン拡散領域
１，８はゲート電極用多結晶シリコン、９は鳩間勲縁膜
をそれぞれ示しでいる。また１１ は誘電体分離され
た距離、４はゲート電極の寸法をそれぞれ示している。 第２図は第１図に対比して示した本発明例の模式的断面
図で、第３図（ａ） ′Ｊｒ３よび（ｂ）は本発明の他
の例を示す模式的断面図で、図中、１１はシリコン基板
、１２ はシリコン酸化膜、１３ はエピタキシャルシ
リコン、１４ はゲート絶縁膜、１５ はゲート電極用
多結晶シリコン、１６ はソース・ドレイン拡散領域、
１７ は層間絶ＭＷをそれぞれ示したものである。＄４
図は、本発明の実施例を示す製造プロセスを説明するた
めの図で、主要工程における素子断面を示したものであ
る。図中、３１ はｐａｔシリコン基板、３２はシリ
コン酸化膜、葛 はエピタキシャルシリコン、Ｕ はゲ
ート酸化膜、３５はトランジスタの閾値電圧制御用のイ
オン注入された領域、蘭 はゲート電極用多結晶シリコ
ン、３７ はソース・ドレイン拡散領域、３８は層間絶
縁膜、ここではＰＳＬ＋膜、３９ はコンタクト部分、
４０ はアルミニウム％＆をそれぞれ水している。
５オ １ 口 り−一１１−一や 才 ２ 囚 ９ −／ｆ− 第３凹 （Ｑ） ２ｊ ｃｄン 手続補正書（自船 特許庁長官 殿 １、事件の表示 昭和６６年特 許 願第１０６８
８８ 号２° 発１′）名称 亭零体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 日本電気株
式会社特許部） ５、補正の対象 明細書の発明の詳細な説明の構 添付図面 ６、補正の内容 （１）明細書第２貢第１５行目に「を帰因とし九」とあ
るのｔ−ｒｔ起因とした」と補正する。 （２）明細書第５貢第２０行目に［寸法！Ｉ″は％Ｘ％
（３） 明細書第８頁第１７行目からｇ１ｓ行目にか
けて「８０ｔｏｎ＠度の減圧下、１０８０℃の基板温度
で」とあるのをｒ５０ｔｏｒｒ＠［の減圧下、９５０℃
の基板温度で」と補正する。 （４）明細書第９頁第１７行目Ｋ「を写真蒸着法で」と
あるのを「を真空蒸着法で」と補正する。 （５）本願添付図面の第１図、１１２図 ｊ［４図を別
紙図面のように補正する。 代理人 弁理士 内 原 晋 才 ｌ 圓 □６−−◆ ７２ 図 ９ ４−
Claims (1)
- 半導体装置の構造において、単結晶シリコン基板上に部
分的に設けた非晶質誘電体と、前記シリコン表面および
前記非晶質誘電体表面を含む領域ＫＦＲ１ｋしたエピタ
キシャルシリコンを一層以上構成し、前記非晶質誘電体
表面上の単結晶性シリコン基体に、ソース拡散領域又は
ドレイン拡散領域又はゲート領域の少くともいずれか１
つを設けた構造を含むことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105886A JPS587869A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
| US06/395,110 US4637127A (en) | 1981-07-07 | 1982-07-06 | Method for manufacturing a semiconductor device |
| DE19823225398 DE3225398A1 (de) | 1981-07-07 | 1982-07-07 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105886A JPS587869A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587869A true JPS587869A (ja) | 1983-01-17 |
Family
ID=14419401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105886A Pending JPS587869A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009035764A (ja) * | 2007-07-31 | 2009-02-19 | Pan Pacific Copper Co Ltd | 電極板搬送装置のフック構造 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522887A (en) * | 1978-09-05 | 1980-02-18 | Tdk Corp | Mis type field effect semiconductor device |
| JPS5623781A (en) * | 1979-08-02 | 1981-03-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS5678155A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1981
- 1981-07-07 JP JP56105886A patent/JPS587869A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522887A (en) * | 1978-09-05 | 1980-02-18 | Tdk Corp | Mis type field effect semiconductor device |
| JPS5623781A (en) * | 1979-08-02 | 1981-03-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS5678155A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009035764A (ja) * | 2007-07-31 | 2009-02-19 | Pan Pacific Copper Co Ltd | 電極板搬送装置のフック構造 |
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