JPS6243176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6243176A JPS6243176A JP18250985A JP18250985A JPS6243176A JP S6243176 A JPS6243176 A JP S6243176A JP 18250985 A JP18250985 A JP 18250985A JP 18250985 A JP18250985 A JP 18250985A JP S6243176 A JPS6243176 A JP S6243176A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高速、高信頼性のＶＬＳＩデバイスの製造
方法に関する。
方法に関する。
集積度の増加につれ、ジャンクシｌンは、浅く、コンタ
クトサイズは、増々小さくなる。
クトサイズは、増々小さくなる。
第２図に従来のデバイスの一例を示したが、このような
構造では、次にあげるような欠点を有する。
構造では、次にあげるような欠点を有する。
１） ジャンクシ璽ン９が０５μ以下になると、配線Ａ
Ｌ系合金１３と、アロイスパイクが生じ、ジャンクシｌ
ンリークが生じ易くなる。（特にＮｃｈが影響する。） ２）ＡＬ−３ｉ配線中の８１と、基板Ｓ１が反応して、
コンタクト界面にＰ型（ＡＬドープ）Ｓｌが固相エピタ
キシャル成長し、コンタクト抵抗が非常に増大、もしく
は、非オーミツクとなる３）ＡＬとコンタクト部Ｓ１の
反応により、エレクトロマイグレーションが起こる。
Ｌ系合金１３と、アロイスパイクが生じ、ジャンクシｌ
ンリークが生じ易くなる。（特にＮｃｈが影響する。） ２）ＡＬ−３ｉ配線中の８１と、基板Ｓ１が反応して、
コンタクト界面にＰ型（ＡＬドープ）Ｓｌが固相エピタ
キシャル成長し、コンタクト抵抗が非常に増大、もしく
は、非オーミツクとなる３）ＡＬとコンタクト部Ｓ１の
反応により、エレクトロマイグレーションが起こる。
本発明は、微細化、高集積化に伴い発生するこのような
欠点を解消し、高信頼性の配線方法を提供するものであ
る。
欠点を解消し、高信頼性の配線方法を提供するものであ
る。
本発明は、従来のＡＬ系合金一層にかわり、バリアメタ
ルと、す７ラクトメタルの２層、もしくハ、バリアメタ
ルとリフラクトメタルと、ＡＬ系合金又はＡＬ ’Ｈ７
４の６層配線により、ジャンクシ１ンスパイク、固相エ
ビによるコンタクトの劣化、エレクトロマイグレーショ
ン断線をなくシ、高信頼性で、超集積、超高速なデバイ
ス形成プロセスを、提供するものである。
ルと、す７ラクトメタルの２層、もしくハ、バリアメタ
ルとリフラクトメタルと、ＡＬ系合金又はＡＬ ’Ｈ７
４の６層配線により、ジャンクシ１ンスパイク、固相エ
ビによるコンタクトの劣化、エレクトロマイグレーショ
ン断線をなくシ、高信頼性で、超集積、超高速なデバイ
ス形成プロセスを、提供するものである。
第１図に本発明半導体装置の製造方法の一例を示す。３
１基板１に、Ｉ、００ｏｓ２を形成し、アクティブ領域
をつくった後、ゲート酸化膜３．リンドープゲリシリコ
ン４．モリブデンシリサイド５より成るポリサイドゲー
トを形成する。次に、ホットエレクトロン耐性向上の為
のライトドープイオン打込み層６を形成し、ポリサイド
側面に、Ｒ工Ｅによりサイドウオール７を形成する。続
いて、ソース、ドレイン部のみに、モリブデンシリサイ
ド層８を形成し高加速、高ドーズイオン打込によるジャ
ンクシ１ン９を形成する。
１基板１に、Ｉ、００ｏｓ２を形成し、アクティブ領域
をつくった後、ゲート酸化膜３．リンドープゲリシリコ
ン４．モリブデンシリサイド５より成るポリサイドゲー
トを形成する。次に、ホットエレクトロン耐性向上の為
のライトドープイオン打込み層６を形成し、ポリサイド
側面に、Ｒ工Ｅによりサイドウオール７を形成する。続
いて、ソース、ドレイン部のみに、モリブデンシリサイ
ド層８を形成し高加速、高ドーズイオン打込によるジャ
ンクシ１ン９を形成する。
次に層間絶Ｍｉ１０Ｅデポジションし、コンタクトエッ
チ後、チタンナイトライド膜１１．モリブデン膜１２．
ＡＬ膜１３の３層膜を全面にデボジシ■ンする。
チ後、チタンナイトライド膜１１．モリブデン膜１２．
ＡＬ膜１３の３層膜を全面にデボジシ■ンする。
貌いて、該５層膜を、Ｒ工Ｅで同時にエツチングして配
線層を形成する。
線層を形成する。
本発明より成るデバイスは、コンタクトｉ庇が、モリブ
デンシリサイドと、チタンナイトライド。
デンシリサイドと、チタンナイトライド。
号すプデン膜の積層構造である為、ＡＬと３１との反応
、ｓｉの固相エピ、エレクトロマイグレーション劣化が
殆どなく、コンタクト抵抗も低く、５５０°Ｃまで、安
定に使えることを確認した。
、ｓｉの固相エピ、エレクトロマイグレーション劣化が
殆どなく、コンタクト抵抗も低く、５５０°Ｃまで、安
定に使えることを確認した。
実施例においては、モリブデンポリサイドゲート、ソー
ス、ドレイン部は、モリブデンシリサイド、バリアメタ
ルとして、チタンナイトライドごあげたが、他のポリサ
イドゲート、（例えばチタンポリサイド、又は、通常ポ
リシリコンのみ）、ソース、ドレインは、他のシリサイ
ド（例えばジルコニウムシリサイド）でも勿論可能であ
り、バリアメタルもチタンタングステンでも有効である
。要は、バリアメタルと、リフラクトメタルの積層構造
により、基本的な特性改善が行われるものである。
ス、ドレイン部は、モリブデンシリサイド、バリアメタ
ルとして、チタンナイトライドごあげたが、他のポリサ
イドゲート、（例えばチタンポリサイド、又は、通常ポ
リシリコンのみ）、ソース、ドレインは、他のシリサイ
ド（例えばジルコニウムシリサイド）でも勿論可能であ
り、バリアメタルもチタンタングステンでも有効である
。要は、バリアメタルと、リフラクトメタルの積層構造
により、基本的な特性改善が行われるものである。
以上述べてきたように、本発明は超高速、高集積、高信
頼性デバイスを実現する為に、不可欠な配線手段を提供
するものである。
頼性デバイスを実現する為に、不可欠な配線手段を提供
するものである。
第１図（α）〜（Ｃ）は、本発明デバイスの製造方法を
示した工程断面図。 第２図は、従来方法を示した断面図。 １・・・・・・・・・Ｓ１基板 ２ ・・・ ・・・ ・・・ Ｌ ＯＣＯＳ５・・・・
・・・・・ゲー ト膜 ４・・・・・・・・・リンドープポリシリコン５・・・
・・・・・・モリブデンシリサイド６・・・・・・・・
・ライトドープ層 ７・・・・・・・・・サイドウオール ８・・・・・・・・・モリブデンシリサイド９・・・・
・・・・・高ｉｌｌ！１度ジャンクション１０・・・・
・・層間絶縁膜 １１・・・・・・チタンナイトライド １２・・・・・・モリブデン膜 １５・−・・・・ＡＬ膜 以 上
示した工程断面図。 第２図は、従来方法を示した断面図。 １・・・・・・・・・Ｓ１基板 ２ ・・・ ・・・ ・・・ Ｌ ＯＣＯＳ５・・・・
・・・・・ゲー ト膜 ４・・・・・・・・・リンドープポリシリコン５・・・
・・・・・・モリブデンシリサイド６・・・・・・・・
・ライトドープ層 ７・・・・・・・・・サイドウオール ８・・・・・・・・・モリブデンシリサイド９・・・・
・・・・・高ｉｌｌ！１度ジャンクション１０・・・・
・・層間絶縁膜 １１・・・・・・チタンナイトライド １２・・・・・・モリブデン膜 １５・−・・・・ＡＬ膜 以 上
Claims (4)
- （１）半導体集積回路の製造において、ゲート電極を形
成する工程と、層間絶縁膜を形成する工程と該層間絶縁
膜を、コンタクトフォトエッチングする工程を経た後、
バリアメタルとリフラクトメタルを積層でデポジション
する工程と、該積層膜を、同時にフォトエッチングして
配線層を形成することを特徴とした半導体装置の製造方
法。 - （２）該バリアメタルとリフラクトメタル積層膜上に、
ＡＬ系膜を形成し３層膜とすることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 - （３）該ゲート電極をＳａｌｉｃｉｄｅ（Ｓｅｌｆ−ａ
ｌｉｇｎｅｄ−ｓｉｌｉｃｉｄｅ）電極とすることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （４）該ゲート電極をｓａｌｉｃｉｄｅ電極とし、該バ
リアメタルとリフラクトメタル積層膜上にＡＬ系膜を形
成し３層膜とすることを特徴とする特許請求の範囲１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18250985A JPS6243176A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18250985A JPS6243176A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243176A true JPS6243176A (ja) | 1987-02-25 |
Family
ID=16119542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18250985A Pending JPS6243176A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243176A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427243A (en) * | 1987-03-30 | 1989-01-30 | Ibm | Conductive structure for semiconductor device |
| JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH02168626A (ja) * | 1988-09-13 | 1990-06-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH02246362A (ja) * | 1989-03-20 | 1990-10-02 | Takehide Shirato | 半導体装置 |
-
1985
- 1985-08-20 JP JP18250985A patent/JPS6243176A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427243A (en) * | 1987-03-30 | 1989-01-30 | Ibm | Conductive structure for semiconductor device |
| JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH02168626A (ja) * | 1988-09-13 | 1990-06-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH02246362A (ja) * | 1989-03-20 | 1990-10-02 | Takehide Shirato | 半導体装置 |
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