JPH0581052B2 - - Google Patents
Info
- Publication number
- JPH0581052B2 JPH0581052B2 JP60137655A JP13765585A JPH0581052B2 JP H0581052 B2 JPH0581052 B2 JP H0581052B2 JP 60137655 A JP60137655 A JP 60137655A JP 13765585 A JP13765585 A JP 13765585A JP H0581052 B2 JPH0581052 B2 JP H0581052B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- tungsten
- over
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 36
- 229910052721 tungsten Inorganic materials 0.000 claims description 36
- 239000010937 tungsten Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 25
- 229910052750 molybdenum Inorganic materials 0.000 claims description 25
- 239000011733 molybdenum Substances 0.000 claims description 25
- 239000011248 coating agent Substances 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 15
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims 11
- 235000012239 silicon dioxide Nutrition 0.000 claims 2
- 239000000377 silicon dioxide Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 41
- 239000007943 implant Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001962 electrophoresis Methods 0.000 description 2
- 150000002343 gold Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
この発明は半導体装置の製造、更に具体的に云
えば、MOS VLSI装置のゲート、コンタクト及
び相互接続部に対するメタライズ方式に関する。
えば、MOS VLSI装置のゲート、コンタクト及
び相互接続部に対するメタライズ方式に関する。
高密度ダイナミツクRAM等の様なMOS VLSI
装置を製造する時、従来使われた多結晶シリコン
の抵抗値を考慮すると、金属のゲート及び相互接
続部を使うことが必要になつた。ゲート、導体等
の幅が１ミクロンの領域に縮小され、ステツプカ
バレージの問題を避ける為に厚さをも薄くする
と、ポリシリコンの代りに金属を使うことが絶体
条件になる。ゲート、コンタクト及び相互接続機
能を実現する為に１種類の金属を選択すること
は、いろいろな因子を妥協させることになる。こ
の為、多重金属系（マルチプルメタルシステム）
が開発された。然し、コンタクトの抵抗値、酸化
物に対する接着力、プロセスの両立性、電気泳動
（エレクトロマイグレーシヨン）の問題やその他
の因子が、１つ又は更に多くの欠点となつて、従
来の方式の有用性を制限していた。
装置を製造する時、従来使われた多結晶シリコン
の抵抗値を考慮すると、金属のゲート及び相互接
続部を使うことが必要になつた。ゲート、導体等
の幅が１ミクロンの領域に縮小され、ステツプカ
バレージの問題を避ける為に厚さをも薄くする
と、ポリシリコンの代りに金属を使うことが絶体
条件になる。ゲート、コンタクト及び相互接続機
能を実現する為に１種類の金属を選択すること
は、いろいろな因子を妥協させることになる。こ
の為、多重金属系（マルチプルメタルシステム）
が開発された。然し、コンタクトの抵抗値、酸化
物に対する接着力、プロセスの両立性、電気泳動
（エレクトロマイグレーシヨン）の問題やその他
の因子が、１つ又は更に多くの欠点となつて、従
来の方式の有用性を制限していた。
問題点を解決する為の手段及び作用
この発明の主な目的は、金属ゲートMOS
VLSI装置、特に高密度のメモリセル・アレー等
を製造する改良された方法を提供することであ
る。別の目的は、非常に高密度のメモリ・アレー
に使うことが出来る様な改良されたコンタクト及
び相互接続装置と金属ゲート・トランジスタ構造
を提供することである。別の目的は、コンタクト
抵抗値及びシート抵抗値が小さく、接着力がよ
く、耐電気泳動性が良好であつて、プロセス及び
材料の複雑さを最小限にした改良されたメタライ
ズ方式を提供することである。
VLSI装置、特に高密度のメモリセル・アレー等
を製造する改良された方法を提供することであ
る。別の目的は、非常に高密度のメモリ・アレー
に使うことが出来る様な改良されたコンタクト及
び相互接続装置と金属ゲート・トランジスタ構造
を提供することである。別の目的は、コンタクト
抵抗値及びシート抵抗値が小さく、接着力がよ
く、耐電気泳動性が良好であつて、プロセス及び
材料の複雑さを最小限にした改良されたメタライ
ズ方式を提供することである。
この発明の実施例ではMOS VLSI装置に対す
る金属ゲート及びコンタクト／相互接続装置が、
酸化物に接着する為の薄いモリブデン層及び該モ
リブデンの上にある一層厚手のタングステン層を
持つ多重レベル高融点金属構造を用いる。自己整
合するためのシリサイド化作業の間、金属ゲート
が酸化物にカプセル封止される。珪化物で被覆さ
れたソース／ドレイン領域に対するコンタクト
は、薄いタングステン層と、その次のモリブデ
ン／タングステンの積重ね層とを含む。
る金属ゲート及びコンタクト／相互接続装置が、
酸化物に接着する為の薄いモリブデン層及び該モ
リブデンの上にある一層厚手のタングステン層を
持つ多重レベル高融点金属構造を用いる。自己整
合するためのシリサイド化作業の間、金属ゲート
が酸化物にカプセル封止される。珪化物で被覆さ
れたソース／ドレイン領域に対するコンタクト
は、薄いタングステン層と、その次のモリブデ
ン／タングステンの積重ね層とを含む。
この発明に特有と考えられる新規な特徴は特許
請求の範囲に記載してあるが、この発明自体とそ
の他の特徴並びに利点は、以下図面について詳し
く説明する所から、最もよく理解されよう。
請求の範囲に記載してあるが、この発明自体とそ
の他の特徴並びに利点は、以下図面について詳し
く説明する所から、最もよく理解されよう。
実施例
第１図には、この発明のコンタクト装置を用い
た半導体装置が示されている。シリコン基板１０
の上に金属ゲートMOSトランジスタ１１が形成
されており、このトランジスタは積重ねたゲート
１２、多重打込みソース／ドレイン領域１３、及
びソース／ドレイン領域の内の一方に対する金属
シリコン間コンタクト１４を持つている。勿論、
１個のチツプには、この様なトランジスタ等の構
造が何十万個もある。このメタライズ構造は、最
小の寸法が約１又は２ミクロンである１メガビツ
トのDRAMの様な高密度のダイナミツクRAMに
特に有用である。
た半導体装置が示されている。シリコン基板１０
の上に金属ゲートMOSトランジスタ１１が形成
されており、このトランジスタは積重ねたゲート
１２、多重打込みソース／ドレイン領域１３、及
びソース／ドレイン領域の内の一方に対する金属
シリコン間コンタクト１４を持つている。勿論、
１個のチツプには、この様なトランジスタ等の構
造が何十万個もある。このメタライズ構造は、最
小の寸法が約１又は２ミクロンである１メガビツ
トのDRAMの様な高密度のダイナミツクRAMに
特に有用である。
この発明では、ゲート１２及びコンタクト１４
は金属の多重層で構成されている。ゲートは薄い
ゲート酸化物１６の上に薄いモリブデン層１５を
持ち、モリブデン層１５の上に一層厚手のタング
ステン層１７を持つている。キヤツプ酸化物層１
８がこのタングステン及びモリブデンを覆つてい
て、後で説明する様に、シリサイド化及び打込み
作業の間、これらの層を保護する。同様に、サイ
ドウオール（側壁）酸化物構成部１９が金属層１
５，１７を完成にカプセル封止している。
は金属の多重層で構成されている。ゲートは薄い
ゲート酸化物１６の上に薄いモリブデン層１５を
持ち、モリブデン層１５の上に一層厚手のタング
ステン層１７を持つている。キヤツプ酸化物層１
８がこのタングステン及びモリブデンを覆つてい
て、後で説明する様に、シリサイド化及び打込み
作業の間、これらの層を保護する。同様に、サイ
ドウオール（側壁）酸化物構成部１９が金属層１
５，１７を完成にカプセル封止している。
勿論、金属シリコン間コンタクト１４は、積重
ねたゲートが完成した後に形成しなければならな
い。コンタクト１４は最初に薄いタングステン層
２０を含み、次に（モリブデン層１５に対応す
る）モリブデン層２１を含み、その後にタングス
テン層２２（これはタングステン層１７と同様）
及び一番上の金層２３が続く。
ねたゲートが完成した後に形成しなければならな
い。コンタクト１４は最初に薄いタングステン層
２０を含み、次に（モリブデン層１５に対応す
る）モリブデン層２１を含み、その後にタングス
テン層２２（これはタングステン層１７と同様）
及び一番上の金層２３が続く。
ソース／ドレイン領域１３を作る為のソース／
ドレイン打込み部の構成は、最初に、サイドウオ
ール酸化物１９を所定位置に作る前に、積重ねゲ
ート１２の縁と自己整合するように形成された浅
い低濃度のＮ形打込み部２５を含む。次にサイド
ウオール酸化物が形成された後、深い高濃度のＮ
＋形砒素の打込みが、深い領域２６を作り、より
低濃度の燐の打込みが一層高速に拡散して、リー
チスルーＮ形領域２７を作る。この打込み手順に
より、衝突電離（インパクトアイオニゼーシヨ
ン）の影響を最小限にする為の軽度にドープした
ドレイン構造が得られるが、（打込み部２５の為
に）チヤンネルの縁までの直列抵抗値が比較的小
さくなり、コンタクト１４を作る所に、トランジ
スタから離隔する、著しくドープされた抵抗値の
小さい区域が得られる。
ドレイン打込み部の構成は、最初に、サイドウオ
ール酸化物１９を所定位置に作る前に、積重ねゲ
ート１２の縁と自己整合するように形成された浅
い低濃度のＮ形打込み部２５を含む。次にサイド
ウオール酸化物が形成された後、深い高濃度のＮ
＋形砒素の打込みが、深い領域２６を作り、より
低濃度の燐の打込みが一層高速に拡散して、リー
チスルーＮ形領域２７を作る。この打込み手順に
より、衝突電離（インパクトアイオニゼーシヨ
ン）の影響を最小限にする為の軽度にドープした
ドレイン構造が得られるが、（打込み部２５の為
に）チヤンネルの縁までの直列抵抗値が比較的小
さくなり、コンタクト１４を作る所に、トランジ
スタから離隔する、著しくドープされた抵抗値の
小さい区域が得られる。
サイドウオール酸化物１９を所定位置に作り、
打込みが完了した後、スライスの全面にタングス
テン元素をデポジツトし、このタングステンを露
出したシリコンと反応させ、その後反応しなかつ
たタングステンを取去ることにより、珪化タング
ステン（Ｗ−シリサイド）層３０が作られる。
打込みが完了した後、スライスの全面にタングス
テン元素をデポジツトし、このタングステンを露
出したシリコンと反応させ、その後反応しなかつ
たタングステンを取去ることにより、珪化タング
ステン（Ｗ−シリサイド）層３０が作られる。
ゲート及びシリサイド化されたソース／ドレイ
ン区域の上に酸化シリコン層３１がデポジツトさ
れ、コンタクト１４作成の為に、この酸化物の中
に開口が画定される。
ン区域の上に酸化シリコン層３１がデポジツトさ
れ、コンタクト１４作成の為に、この酸化物の中
に開口が画定される。
このメタライズ及びコンタクト装置の種々の材
料及び構造は、コンタクト抵抗及び線路抵抗が小
さく、接着力がよく、耐電気泳動性が良好であつ
て、プロセス及び材料の複雑さを最小限にすると
いう目的に沿つて選ばれる。デポジツシヨン方法
は要求通りに、損傷が少なく、純度が高い。高温
処理の間、金属層を保護する為、並びに汚染から
保護する為、必要な場合にカプセル封止を用い
る。
料及び構造は、コンタクト抵抗及び線路抵抗が小
さく、接着力がよく、耐電気泳動性が良好であつ
て、プロセス及び材料の複雑さを最小限にすると
いう目的に沿つて選ばれる。デポジツシヨン方法
は要求通りに、損傷が少なく、純度が高い。高温
処理の間、金属層を保護する為、並びに汚染から
保護する為、必要な場合にカプセル封止を用い
る。
露出したシリコンのソース／ドレイン即ち「モ
ート」区域上の珪化タングステン３０は、装置を
スケーリングする為即ち寸法を縮小する為に必要
となる、ソース／ドレイン領域１３の著しいシヤ
ロー化を可能としながら、こういう区域のシート
抵抗値を下げる為に必要である。ゲート１２は大
部分がタングステン層１７で構成され、その厚さ
は3000Åであり、これに較べてモリブデン１５は
厚さが500Åである。然し、モリブデン１５は、
酸化シリコン・コーテイング層１６に対する接着
の為に必要である。コンタクト１４には、珪化タ
ングステン３０に対する電気的及び機械的な接触
を強める為の薄いタングステン層２０を用いる。
これは、モリブデンに較べて、タングステンがこ
の材料に対して一層よく接着し、且つ抵抗値が一
層小さいコンタクトを作るからである。然し、接
着を促進する為に、酸化物３１の上に薄いモリブ
デン層２１が必要であり、従つて層２０が形成さ
れるのはコンタクトホールだけに制限しなければ
ならない。コンタクト及び相互接続部のバルク
は、厚さ7000Åのタングステン層２２である。そ
の導電度が非常に高く、ボンデイング・パツドで
ワイヤをそれに結合する時の展性がある為、並び
に非反応性及び電気泳動性における長所を持つ為
に、金層２３を付け加える。それ程要求の厳しく
ない用途では、この金は省略することが出来る。
この金被覆の厚さは約4000Åである。
ート」区域上の珪化タングステン３０は、装置を
スケーリングする為即ち寸法を縮小する為に必要
となる、ソース／ドレイン領域１３の著しいシヤ
ロー化を可能としながら、こういう区域のシート
抵抗値を下げる為に必要である。ゲート１２は大
部分がタングステン層１７で構成され、その厚さ
は3000Åであり、これに較べてモリブデン１５は
厚さが500Åである。然し、モリブデン１５は、
酸化シリコン・コーテイング層１６に対する接着
の為に必要である。コンタクト１４には、珪化タ
ングステン３０に対する電気的及び機械的な接触
を強める為の薄いタングステン層２０を用いる。
これは、モリブデンに較べて、タングステンがこ
の材料に対して一層よく接着し、且つ抵抗値が一
層小さいコンタクトを作るからである。然し、接
着を促進する為に、酸化物３１の上に薄いモリブ
デン層２１が必要であり、従つて層２０が形成さ
れるのはコンタクトホールだけに制限しなければ
ならない。コンタクト及び相互接続部のバルク
は、厚さ7000Åのタングステン層２２である。そ
の導電度が非常に高く、ボンデイング・パツドで
ワイヤをそれに結合する時の展性がある為、並び
に非反応性及び電気泳動性における長所を持つ為
に、金層２３を付け加える。それ程要求の厳しく
ない用途では、この金は省略することが出来る。
この金被覆の厚さは約4000Åである。
次にこの発明に従つて第１図の装置を構成する
方法を第２図乃至第４図について説明する。最初
に、シリコン・スライスの適当に用意された表面
の上に、大体200乃至300Åの厚さになるまで、ゲ
ート酸化物１６を熱成長させる。このコンタクト
及び相互接続装置が、Ｎ形の井戸、フイールド酸
化物及び／又は面上の素子の間のフイールド・プ
レート隔離を用いたCMOSプロセスの一部分と
して用いることができ、その為、第１図の構造に
は無関係であるが、プロセスには、前以て実施さ
れる多くの工程が含まれることを承知されたい。
第２図に示す様に、ゲート酸化物１６の上に約
500Åの厚さになるまでモリブデン層１５をデポ
ジツトし、次にタングステン層１７を形成し、プ
ラズマ並びに／又はCVDによつてキヤツプ酸化
物１８をデポジツトする。この多層構造が写真製
版プロセスによつてパターンを定められ、第３図
の積重ねゲートを残す。次に浅い砒素の打込み部
２５を注入量の低い打込みで形成する。その後、
デポジツシヨンにより、全面にわたつて酸化物層
３４を形成し、その後この層を異方性エツチにか
けて、サイドウオール酸化物構成部１９（第１図
に示す）だけを残す。この時点で、ゲート金属が
全体的に酸化物１８，１９の中にカプセル封止さ
れ、この為、この後の珪化工程及びエツチ工程に
よつて劣化しなくなる。次に深い砒素打込み部２
６を燐打込み部２７と共に形成し、第４図に示す
様にドライブインさせる為、アニール処理を行
う。深い高濃度の砒素打込み部はサイドウオール
酸化物１９と自己整合された部分であるが、燐は
横方向にサイドウオール酸化物の下に拡散する。
CMOS回路のＰチヤンネル装置に対しても同様
な処理工程が用いられる。
方法を第２図乃至第４図について説明する。最初
に、シリコン・スライスの適当に用意された表面
の上に、大体200乃至300Åの厚さになるまで、ゲ
ート酸化物１６を熱成長させる。このコンタクト
及び相互接続装置が、Ｎ形の井戸、フイールド酸
化物及び／又は面上の素子の間のフイールド・プ
レート隔離を用いたCMOSプロセスの一部分と
して用いることができ、その為、第１図の構造に
は無関係であるが、プロセスには、前以て実施さ
れる多くの工程が含まれることを承知されたい。
第２図に示す様に、ゲート酸化物１６の上に約
500Åの厚さになるまでモリブデン層１５をデポ
ジツトし、次にタングステン層１７を形成し、プ
ラズマ並びに／又はCVDによつてキヤツプ酸化
物１８をデポジツトする。この多層構造が写真製
版プロセスによつてパターンを定められ、第３図
の積重ねゲートを残す。次に浅い砒素の打込み部
２５を注入量の低い打込みで形成する。その後、
デポジツシヨンにより、全面にわたつて酸化物層
３４を形成し、その後この層を異方性エツチにか
けて、サイドウオール酸化物構成部１９（第１図
に示す）だけを残す。この時点で、ゲート金属が
全体的に酸化物１８，１９の中にカプセル封止さ
れ、この為、この後の珪化工程及びエツチ工程に
よつて劣化しなくなる。次に深い砒素打込み部２
６を燐打込み部２７と共に形成し、第４図に示す
様にドライブインさせる為、アニール処理を行
う。深い高濃度の砒素打込み部はサイドウオール
酸化物１９と自己整合された部分であるが、燐は
横方向にサイドウオール酸化物の下に拡散する。
CMOS回路のＰチヤンネル装置に対しても同様
な処理工程が用いられる。
プロセスの次の工程は、露出するシリコンのソ
ース／ドレイン領域上及び積重ねゲート上の両方
を含むスライスの全面にタングステンの薄いコー
テイング層を形成し、その後加熱してこのタング
ステンを露出したシリコンと反応させて、露出し
たシリコンの一部分を反応させて、珪化タングス
テン領域３０を作ることである。この珪化タング
ステン領域３０はサイドウオール酸化物であるス
ペーサ１９と自己整合された部分である。積重ね
ゲートに含まれる金属は酸化物によつて保護され
る。この後、エツチヤントにより、反応しなかつ
たタングステンを除去し、厚さ約1500Åの珪化タ
ングステンを残す。
ース／ドレイン領域上及び積重ねゲート上の両方
を含むスライスの全面にタングステンの薄いコー
テイング層を形成し、その後加熱してこのタング
ステンを露出したシリコンと反応させて、露出し
たシリコンの一部分を反応させて、珪化タングス
テン領域３０を作ることである。この珪化タング
ステン領域３０はサイドウオール酸化物であるス
ペーサ１９と自己整合された部分である。積重ね
ゲートに含まれる金属は酸化物によつて保護され
る。この後、エツチヤントにより、反応しなかつ
たタングステンを除去し、厚さ約1500Åの珪化タ
ングステンを残す。
次に約8000Åの厚さに酸化物３１をデポジツト
し、フオトレジストを形成してコンタクト１４を
形成する為の孔をエツチする為に露光する。この
場所の酸化物３１をエツチした後、タングステン
の薄いコーテイング層２０をフオトレジスト層を
おおつて上面全体に形成して、フオトレジストを
はがすと、余分のタングステンもいつしよにはが
れ、コンタクトホールの中のコーテイング２０だ
けが残る。この後、モリブデン層２１、タングス
テン層２２及び金層２３をデポジツトし、積重ね
層のパターンを形成すると、第１図の構造が残
る。
し、フオトレジストを形成してコンタクト１４を
形成する為の孔をエツチする為に露光する。この
場所の酸化物３１をエツチした後、タングステン
の薄いコーテイング層２０をフオトレジスト層を
おおつて上面全体に形成して、フオトレジストを
はがすと、余分のタングステンもいつしよにはが
れ、コンタクトホールの中のコーテイング２０だ
けが残る。この後、モリブデン層２１、タングス
テン層２２及び金層２３をデポジツトし、積重ね
層のパターンを形成すると、第１図の構造が残
る。
この発明を図示の実施例について説明したが、
以上の説明はこの発明を制約するものと解しては
ならない。以上の説明から、当業者には、この実
施例の種々の変更並びにこの発明のその他の実施
例が考えられよう。従つて、特許請求の範囲の記
載は、この発明の範囲内に含まれるこの様な変更
及び実施例を包括するものであることを承知され
たい。
以上の説明はこの発明を制約するものと解しては
ならない。以上の説明から、当業者には、この実
施例の種々の変更並びにこの発明のその他の実施
例が考えられよう。従つて、特許請求の範囲の記
載は、この発明の範囲内に含まれるこの様な変更
及び実施例を包括するものであることを承知され
たい。
第１図は、半導体集積回路チツプのごく小さい
一部分を著しく拡大した側面断面図で、この発明
のコンタクト及び相互接続構造を示している。第
２図乃至第４図は、第１図の装置を製造する時の
相次ぐ製造段階に於けるこの装置の側面断面図で
ある。 主な符号の説明、１０：シリコン基板、１２：
積重ねゲート、１３：ソース／ドレイン領域、１
４：金属シリコン間コンタクト、１５：薄いモリ
ブデン層、１６：薄いゲート酸化物、１７：厚手
のタングステン層、１８：キヤツプ酸化物層、１
９：側壁酸化物、２０：薄いタングステン層、２
１：モリブデン層、２２：タングステン層、２
３：金層、３０：珪化タングステン層、３１：酸
化シリコン層。
一部分を著しく拡大した側面断面図で、この発明
のコンタクト及び相互接続構造を示している。第
２図乃至第４図は、第１図の装置を製造する時の
相次ぐ製造段階に於けるこの装置の側面断面図で
ある。 主な符号の説明、１０：シリコン基板、１２：
積重ねゲート、１３：ソース／ドレイン領域、１
４：金属シリコン間コンタクト、１５：薄いモリ
ブデン層、１６：薄いゲート酸化物、１７：厚手
のタングステン層、１８：キヤツプ酸化物層、１
９：側壁酸化物、２０：薄いタングステン層、２
１：モリブデン層、２２：タングステン層、２
３：金層、３０：珪化タングステン層、３１：酸
化シリコン層。
Claims (1)
- 【特許請求の範囲】 １ MOS集積回路のゲート、接点及び相互接続
構造において、シリコン本体の面上にある金属ゲ
ートであつて、２酸化シリコンの薄層に重なり且
つそれと接着した薄いモリブデン層、該モリブデ
ン層の上にある一層厚手のタングステン層、及び
当該ゲートの上及び当該ゲートの側壁上にあつ
て、当該ゲートを全体的にカプセル封じする酸化
物のコーテイングを含む金属ゲートと、前記面内
にあつて、前記金属ゲートの側壁上の酸化物と自
己整合している著しくドープしたソース／ドレイ
ン領域と該ソース／ドレイン領域の表面に形成さ
れていて、前記金属ゲートの側壁上の酸化物と自
己整合している珪化タングステン層と、前記金属
ゲート、前記珪化タングステン層及びソース／ド
レイン領域の上で前記面上にある厚いデポジツト
された絶縁体コーテイングと、該絶縁体コーテイ
ングに重なつて前記面に沿つて伸びると共に、前
記珪化タングステン層に電気接続する為に前記絶
縁体コーテイング内のコンタクトホールに入り込
む金属コンタクト及び相互接続ストリツプとを有
し、該金属コンタクト及び相互接続ストリツプ
は、前記コンタクトホールの中だけで珪化タング
ステン層の上にあつて、前記絶縁体コーテイング
の上にはない薄いタングステン層、該薄いタング
ステン層の上並びに前記絶縁体コーテイングの上
にある薄いモリブデン層、該モリブデン層の上に
ある一層厚手のタングステン層を備えたMOS集
積回路。 ２ 特許請求の範囲第１項に記載したMOS集積
回路において、前記ソース／ドレイン領域が、さ
らに前記金属ゲートと自己整合する浅い領域を有
するMOS集積回路。 ３ 特許請求の範囲第１項に記載したMOS集積
回路において、前記シリコン本体がＰ形であり、
前記ソース／ドレイン領域がＮ＋形であるMOS
集積回路。 ４ 特許請求の範囲第１項に記載したMOS集積
回路において、前記金属ゲートのタングステン層
が前記モリブデン層よりもずつと厚手である
MOS集積回路。 ５ MOS集積回路の製造過程でゲート、コンタ
クト及び相互接続構造を形成する方法において、
シリコン本体の面上の薄い２酸化シリコン層に重
なり且つそれに接着する薄いモリブデン層を形成
し、該モリブデン層の上に一層厚手のタングステ
ン層を形成し、当該ゲートの上並びに該ゲートの
側壁上に酸化物のコーテイングを形成して、当該
ゲートを全体的にカプセル封じすることにより、
シリコン本体の面上に金属ゲートを形成し、該金
属ゲートの側壁上の酸化物と自己整合している著
しくドープされたソース／ドレイン領域を前記面
内に形成し、前記金属ゲートの側壁上の酸化物と
自己整合している珪化タングステン層を前記ソー
ス／ドレイン領域の表面内に形成し、前記金属ゲ
ート上、前記珪化タングステン層の上並びにソー
ス／ドレイン領域の上で、前記面上に厚いデポジ
ツトされた絶縁体コーテイングを形成し、前記絶
縁体コーテイングに重なつて前記面に沿つて伸び
ると共に、前記珪化タングステン層に電気接続す
る為に前記絶縁体コーテイング内のコンタクトホ
ールに入り込む金属コンタクト及び相互接続スト
リツプを形成し、該金属コンタクト及び相互接続
ストリツプを形成する工程は、前記絶縁体コーテ
イングにかからないように、前記コンタクトホー
ルの中だけで珪化タングステン層の上に薄いタン
グステン層を最初に形成し、次に該薄いタングス
テン層及び前記絶縁体コーテイングの上に薄いモ
リブデン層を形成し、その後該モリブデン層の上
に一層厚手のタングステン層を形成することを備
えたMOS集積回路の製造方法。 ６ 特許請求の範囲第５項に記載したMOS集積
回路の製造方法において、前記ソース／ドレイン
領域を形成する工程が、前記金属ゲートをマスク
として使用した浅い領域を形成することを含む
MOS集積回路の製造方法。 ７ 特許請求の範囲第５項に記載したMOS集積
回路の製造方法において、前記シリコン本体がＰ
形であり、前記ソース／ドレイン領域がＮ＋形で
あるMOS集積回路の製造方法。 ８ 特許請求の範囲第５項に記載したMOS集積
回路の製造方法において、前記金属ゲートのタン
グステン層が前記モリブデン層よりもずつと厚手
であるMOS集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US624165 | 1984-06-25 | ||
| US06/624,165 US4672419A (en) | 1984-06-25 | 1984-06-25 | Metal gate, interconnect and contact system for VLSI devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181670A JPS6181670A (ja) | 1986-04-25 |
| JPH0581052B2 true JPH0581052B2 (ja) | 1993-11-11 |
Family
ID=24500926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137655A Granted JPS6181670A (ja) | 1984-06-25 | 1985-06-24 | Ｍｏｓ集積回路およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4672419A (ja) |
| JP (1) | JPS6181670A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227319A (en) * | 1985-02-08 | 1993-07-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US4933742A (en) * | 1985-03-22 | 1990-06-12 | General Electric Company | Metallization contact system for large scale integrated circuits |
| JPH0828432B2 (ja) * | 1986-11-12 | 1996-03-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2552159B2 (ja) * | 1987-02-02 | 1996-11-06 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| FR2621738B1 (fr) * | 1987-10-08 | 1990-02-02 | Mingam Herve | Structure de transistor a effet de champ a grille metallique isolee et procede de fabrication |
| FR2624304B1 (fr) * | 1987-12-04 | 1990-05-04 | Philips Nv | Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium |
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| EP0575280A3 (en) * | 1992-06-18 | 1995-10-04 | Ibm | Cmos transistor with two-layer inverse-t tungsten gate structure |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JPH10135475A (ja) * | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US5793089A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6369709B1 (en) * | 1998-04-10 | 2002-04-09 | 3M Innovative Properties Company | Terminal for libraries and the like |
| US6124610A (en) | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| US6100125A (en) * | 1998-09-25 | 2000-08-08 | Fairchild Semiconductor Corp. | LDD structure for ESD protection and method of fabrication |
| KR100379510B1 (ko) | 2000-07-29 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US6376342B1 (en) * | 2000-09-27 | 2002-04-23 | Vanguard International Semiconductor Corporation | Method of forming a metal silicide layer on a source/drain region of a MOSFET device |
| US6936508B2 (en) * | 2003-09-12 | 2005-08-30 | Texas Instruments Incorporated | Metal gate MOS transistors and methods for making the same |
| US7148546B2 (en) | 2003-09-30 | 2006-12-12 | Texas Instruments Incorporated | MOS transistor gates with doped silicide and methods for making the same |
| US6989567B2 (en) * | 2003-10-03 | 2006-01-24 | Infineon Technologies North America Corp. | LDMOS transistor |
| US7015534B2 (en) * | 2003-10-14 | 2006-03-21 | Texas Instruments Incorporated | Encapsulated MOS transistor gate structures and methods for making the same |
| US7045456B2 (en) * | 2003-12-22 | 2006-05-16 | Texas Instruments Incorporated | MOS transistor gates with thin lower metal silicide and methods for making the same |
| US7037816B2 (en) * | 2004-01-23 | 2006-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for integration of HfO2 and RTCVD poly-silicon |
| US7348265B2 (en) * | 2004-03-01 | 2008-03-25 | Texas Instruments Incorporated | Semiconductor device having a silicided gate electrode and method of manufacture therefor |
| US7611943B2 (en) * | 2004-10-20 | 2009-11-03 | Texas Instruments Incorporated | Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3657029A (en) * | 1968-12-31 | 1972-04-18 | Texas Instruments Inc | Platinum thin-film metallization method |
| JPS508310B1 (ja) * | 1970-01-23 | 1975-04-03 | ||
| US3724065A (en) * | 1970-10-01 | 1973-04-03 | Texas Instruments Inc | Fabrication of an insulated gate field effect transistor device |
| US4141022A (en) * | 1977-09-12 | 1979-02-20 | Signetics Corporation | Refractory metal contacts for IGFETS |
| US4445134A (en) * | 1980-12-08 | 1984-04-24 | Ibm Corporation | Conductivity WSi2 films by Pt preanneal layering |
| JPS5950562A (ja) * | 1982-09-17 | 1984-03-23 | Toshiba Corp | 半導体装置 |
| US4478679A (en) * | 1983-11-30 | 1984-10-23 | Storage Technology Partners | Self-aligning process for placing a barrier metal over the source and drain regions of MOS semiconductors |
-
1984
- 1984-06-25 US US06/624,165 patent/US4672419A/en not_active Expired - Fee Related
-
1985
- 1985-06-24 JP JP60137655A patent/JPS6181670A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4672419A (en) | 1987-06-09 |
| JPS6181670A (ja) | 1986-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0581052B2 (ja) | ||
| US4505027A (en) | Method of making MOS device using metal silicides or polysilicon for gates and impurity source for active regions | |
| JPH0774128A (ja) | 自己整合シリサイド工程 | |
| US6074938A (en) | Method of forming a semiconductor device comprising a dummy polysilicon gate electrode short-circuited to a dummy element region in a substrate | |
| JPH06177154A (ja) | Ｍｏｓ ｆｅｔの製造方法と構造 | |
| JP2003174101A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH0259623B2 (ja) | ||
| JP3060979B2 (ja) | 半導体装置およびその製造方法 | |
| EP0151476B1 (en) | A read only memory and a method of manufacturing the same | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JP2924622B2 (ja) | 半導体装置の製造方法 | |
| US6630718B1 (en) | Transistor gate and local interconnect | |
| JPH0361338B2 (ja) | ||
| US5834811A (en) | Salicide process for FETs | |
| US4736233A (en) | Interconnect and contact system for metal-gate MOS VLSI devices | |
| US4874720A (en) | Method of making a metal-gate MOS VLSI device | |
| CN114078778A (zh) | 半导体结构及其制备方法 | |
| JP3444280B2 (ja) | 半導体装置の製造方法 | |
| JP3387518B2 (ja) | 半導体装置 | |
| JPH0621374A (ja) | 相補型半導体装置 | |
| JP2614299B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JP3036034B2 (ja) | 半導体装置の製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH0666331B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |