JPS6181670A - Ｍｏｓ集積回路およびその製造方法 - Google Patents
Ｍｏｓ集積回路およびその製造方法Info
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- JPS6181670A JPS6181670A JP60137655A JP13765585A JPS6181670A JP S6181670 A JPS6181670 A JP S6181670A JP 60137655 A JP60137655 A JP 60137655A JP 13765585 A JP13765585 A JP 13765585A JP S6181670 A JPS6181670 A JP S6181670A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
えば、ＭＯＳ ＶＬＳＩ装置のゲートξり＝；１奮び
相互接続部に対するメタライズ方式に関する。
相互接続部に対するメタライズ方式に関する。
高密度ダイナミックＲＡＭ等の様なＭＯＳＶＬＳＩ装置
を製造する時、従来使われた多結晶シリコンの抵抗値を
考慮すると、金属のゲート及び相互接続部を使うことが
必要になった。ゲート、導体等の幅が１ミクロンの領域
に縮小され、ステップカバレージの問題を避ける為に厚
さをも薄くすると、ポリシリコンの代りに金属を使うこ
とが絶対条件になる。ゲート、コンタクト及び相互接続
機能を実現する為に１種類の金属を選択することは、い
ろいろな因子を妥協させることになる。
を製造する時、従来使われた多結晶シリコンの抵抗値を
考慮すると、金属のゲート及び相互接続部を使うことが
必要になった。ゲート、導体等の幅が１ミクロンの領域
に縮小され、ステップカバレージの問題を避ける為に厚
さをも薄くすると、ポリシリコンの代りに金属を使うこ
とが絶対条件になる。ゲート、コンタクト及び相互接続
機能を実現する為に１種類の金属を選択することは、い
ろいろな因子を妥協させることになる。
この為、多重金属系（マルチプルメタルシステム）が開
発された。然し、コンタクトの抵抗値、酸化物に対する
接着力、ブＯセスの両立性、電気泳動（エレクトロマイ
グレーション）の問題やその他の因子が、１つ又は更に
多くの欠点となって、従来の方式の有用性を制限してい
た。
発された。然し、コンタクトの抵抗値、酸化物に対する
接着力、ブＯセスの両立性、電気泳動（エレクトロマイ
グレーション）の問題やその他の因子が、１つ又は更に
多くの欠点となって、従来の方式の有用性を制限してい
た。
問題点を解゛亀する為の手段及び作用
この発明の主な目的は、金属ゲートＭＯＳＶＬＳＩ装置
、特に高密度のメモリセル・アレー等を製造する改良さ
れた方法を提供することである。別の目的は、非常に高
密度のメモリ・アレーに使うことが出°来る様な改良さ
れたコンタクト及び相互接続装置と金属ゲート・トラン
ジスタ構造を提供することである。別の目的は、コンタ
クト抵抗値及びシート抵抗値が小さく、接着力がよく、
耐電気泳動性が良好であって、プロセス及び材料の複雑
さを最小限にした改良されたメタライズ方式を提供する
ことである。
、特に高密度のメモリセル・アレー等を製造する改良さ
れた方法を提供することである。別の目的は、非常に高
密度のメモリ・アレーに使うことが出°来る様な改良さ
れたコンタクト及び相互接続装置と金属ゲート・トラン
ジスタ構造を提供することである。別の目的は、コンタ
クト抵抗値及びシート抵抗値が小さく、接着力がよく、
耐電気泳動性が良好であって、プロセス及び材料の複雑
さを最小限にした改良されたメタライズ方式を提供する
ことである。
この発明の実施例ではＭＯＳ ＶＬＳＩ装置に対する
金属ゲート及びコンタクト／相互接続装置が、酸化物に
接着する為の薄いモリブデン層及び該モリブデンの上に
ある一層厚手のタングステン層を持つ多重レベル高融点
金属構造を用いる。セルファラインのシリサイド化作業
の間、金属ゲートが酸化物にカプセル封止される。珪化
物で被覆されたソース／ドレイン領域に対するコンタク
トは、薄いタングステン層と、その次のモリブデン／タ
ングステンの積重ね層と、一番上側の金層とを含む。
金属ゲート及びコンタクト／相互接続装置が、酸化物に
接着する為の薄いモリブデン層及び該モリブデンの上に
ある一層厚手のタングステン層を持つ多重レベル高融点
金属構造を用いる。セルファラインのシリサイド化作業
の間、金属ゲートが酸化物にカプセル封止される。珪化
物で被覆されたソース／ドレイン領域に対するコンタク
トは、薄いタングステン層と、その次のモリブデン／タ
ングステンの積重ね層と、一番上側の金層とを含む。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体とその他の特徴並び
に利点は、以下図面について詳しく説明する所から、最
もよく理解されよう。
囲に記載しであるが、この発明自体とその他の特徴並び
に利点は、以下図面について詳しく説明する所から、最
もよく理解されよう。
実施例
第１図には、この発明のコンタクト装置を用いた半導体
装置が示されている。シリコン基板１０の上に金属ゲー
トＭＯＳトランジスタ１１が形成されており、このトラ
ンジスタは積重ねたゲート１２）多重打込みソース／ド
レイン領１４１ｃ１３、及びソース／ドレイン領域の内
の一方に対する金属シリコン間コンタクト１４を持って
いる。勿論、１個のチップには、この様なトランジスタ
等の構造が何十万個もある。このメタライズ構造は、最
小の寸法が約１又は２ミクロンである１メガビツトのＤ
ＲＡＭの様な高密度のダイナミックＲＡＭに特に有用で
ある。
装置が示されている。シリコン基板１０の上に金属ゲー
トＭＯＳトランジスタ１１が形成されており、このトラ
ンジスタは積重ねたゲート１２）多重打込みソース／ド
レイン領１４１ｃ１３、及びソース／ドレイン領域の内
の一方に対する金属シリコン間コンタクト１４を持って
いる。勿論、１個のチップには、この様なトランジスタ
等の構造が何十万個もある。このメタライズ構造は、最
小の寸法が約１又は２ミクロンである１メガビツトのＤ
ＲＡＭの様な高密度のダイナミックＲＡＭに特に有用で
ある。
この発明では、ゲート１２及びコンタクト１４は金属の
多重層で構成されている。ゲートは薄いゲート酸化物１
６の上に薄いモリブデン層１５を持ち、モリブデン層１
５の上に一層厚手のタングステン層１７を持っている。
多重層で構成されている。ゲートは薄いゲート酸化物１
６の上に薄いモリブデン層１５を持ち、モリブデン層１
５の上に一層厚手のタングステン層１７を持っている。
キャップ酸化物層１８がこのタングステン及びモリブデ
ンを覆っていて、後で説明する様に、シリサイド化及び
打込み作業の間、これらの層を保護する。同様に、サイ
ドウオール（側壁）酸化物構成部１９が金属層１５．１
７を完成にカプセル封止している。
ンを覆っていて、後で説明する様に、シリサイド化及び
打込み作業の間、これらの層を保護する。同様に、サイ
ドウオール（側壁）酸化物構成部１９が金属層１５．１
７を完成にカプセル封止している。
勿論、金属シリコン間コンタクト１４は、積重ねたゲー
トが完成した一層に形成しなければならない。コンタク
ト１４は最初に薄いタングステン層２ｏを含み、次に（
モリブデン層１５に対応する）モリブデン層２１を含み
、その後にタングステン層２２（これはタングステン層
１７と同様）及び一番上の金層２３が続く。
トが完成した一層に形成しなければならない。コンタク
ト１４は最初に薄いタングステン層２ｏを含み、次に（
モリブデン層１５に対応する）モリブデン層２１を含み
、その後にタングステン層２２（これはタングステン層
１７と同様）及び一番上の金層２３が続く。
ソース／ドレイン領１ｉｉ！１３を作る為のソース／ド
レイン打込み部の構成は、最初に、サイドウオール酸化
物１９を所定位置に作る前に、積重ねゲート１２の縁と
セルファラインで形成された浅い低濃度のＮ形打込み部
２５を含む。次にサイドウオール酸化物が形成された後
、深い高濃度のＮ＋形砒素の打込みが、深い領域２６を
作り、より低濃度の燐の打込みが一層高速に拡散して、
リーチスルーＮ形鋼ｉｉｉ！２７を作る。この打込み手
順により、衝突型Ｖ＜インパクトアイオニゼーション）
の影響を最小限にする為の軽度にドープしたドレイン構
造が得られるが、（打込み部２５の為に）チャンネルの
縁までの直列抵抗値が比較的小さくなり、コンタクト１
４を作る所に、トランジスタから離隔する、著しくドー
プされた抵抗値の小さい区域が得られる。
レイン打込み部の構成は、最初に、サイドウオール酸化
物１９を所定位置に作る前に、積重ねゲート１２の縁と
セルファラインで形成された浅い低濃度のＮ形打込み部
２５を含む。次にサイドウオール酸化物が形成された後
、深い高濃度のＮ＋形砒素の打込みが、深い領域２６を
作り、より低濃度の燐の打込みが一層高速に拡散して、
リーチスルーＮ形鋼ｉｉｉ！２７を作る。この打込み手
順により、衝突型Ｖ＜インパクトアイオニゼーション）
の影響を最小限にする為の軽度にドープしたドレイン構
造が得られるが、（打込み部２５の為に）チャンネルの
縁までの直列抵抗値が比較的小さくなり、コンタクト１
４を作る所に、トランジスタから離隔する、著しくドー
プされた抵抗値の小さい区域が得られる。
サイドウオール酸化物１９を所定位置に作り、打込みが
完了した後、スライスの全面にタングステン元素をデポ
ジットし、このタングステンを露出したシリコンと反応
させ、その後反応しなかったタングステンを取去ること
により、珪化タングステン（Ｗ−シリサイド）層３０が
作られる。
完了した後、スライスの全面にタングステン元素をデポ
ジットし、このタングステンを露出したシリコンと反応
させ、その後反応しなかったタングステンを取去ること
により、珪化タングステン（Ｗ−シリサイド）層３０が
作られる。
ゲート及びシリサイド化されたソース／トレイン区域の
上に酸化シリコン層３１がデポジットされ、コンタクト
１４作成の為に、この酸化物の中に開口が画定される。
上に酸化シリコン層３１がデポジットされ、コンタクト
１４作成の為に、この酸化物の中に開口が画定される。
このメタライズ及びコンタクト装置の種々の材料及び構
造は、コンタクト抵抗及び線路抵抗が小さく、接着力が
よく、耐電気泳動性が良好であって、プロセス及び材料
の複雑さを最小限にするという目的に沿って選ばれる。
造は、コンタクト抵抗及び線路抵抗が小さく、接着力が
よく、耐電気泳動性が良好であって、プロセス及び材料
の複雑さを最小限にするという目的に沿って選ばれる。
デボジッション方法は要求通りに、損傷が少なく、純度
が高い。高温処理の間、金属層を保護する為、並びに汚
染から保護する為、必要な場合にカプセル封止を用いる
。
が高い。高温処理の間、金属層を保護する為、並びに汚
染から保護する為、必要な場合にカプセル封止を用いる
。
露出したシリコンのソース／ドレイン即ち「モート」区
域上の珪化タングステン３０は、ｉ＋ｉをスケーリング
する為即ち寸法を縮小する為に必要となる、ソース／ド
レイン領域１３の著しいシャロー化を可能としながら、
こういう区域のシート抵抗値を下げる為に必要である。
域上の珪化タングステン３０は、ｉ＋ｉをスケーリング
する為即ち寸法を縮小する為に必要となる、ソース／ド
レイン領域１３の著しいシャロー化を可能としながら、
こういう区域のシート抵抗値を下げる為に必要である。
ゲート１２は大部分がタングステン層１７で構成され、
その厚さは３．０００人であり、これに較べてモリブデ
ン１５は厚さが５００人である。然し、モリブデン１５
は、酸化シリコン・コーティング層１６に対する接着の
為に必要である。コンタクト１４には、珪化タングステ
ン３０に対する電気的及び機械的な接触を強める為の薄
いタングステン層２０を用いる。これは、モリブデンに
較べて、タングステンがこの材料に対して一層よく接着
し、且つ抵抗値が一層小さいコンタクトを作るからであ
る。然し、接着を促進する為に、酸化物３１の上に薄い
モリブデン層２１が必要であり、従ってｆｆ１２０が形
成されるのはコンタクトホールだけに制限しなければな
らない。コンタクト及び相互接続部のパルりは、厚さ７
．０００人のタングステン層２２である。その導電度が
非常に高く、ボンディング・パッドでワイヤをそれに結
合する時の展性がある為、並びに非反応性及び電気泳動
性における長所を持つ為に、金層２３を付は加える。そ
れ程要求の厳しくない用途では、この金は省略すること
が出来る。この金被覆の厚さは約４．０００人である。
その厚さは３．０００人であり、これに較べてモリブデ
ン１５は厚さが５００人である。然し、モリブデン１５
は、酸化シリコン・コーティング層１６に対する接着の
為に必要である。コンタクト１４には、珪化タングステ
ン３０に対する電気的及び機械的な接触を強める為の薄
いタングステン層２０を用いる。これは、モリブデンに
較べて、タングステンがこの材料に対して一層よく接着
し、且つ抵抗値が一層小さいコンタクトを作るからであ
る。然し、接着を促進する為に、酸化物３１の上に薄い
モリブデン層２１が必要であり、従ってｆｆ１２０が形
成されるのはコンタクトホールだけに制限しなければな
らない。コンタクト及び相互接続部のパルりは、厚さ７
．０００人のタングステン層２２である。その導電度が
非常に高く、ボンディング・パッドでワイヤをそれに結
合する時の展性がある為、並びに非反応性及び電気泳動
性における長所を持つ為に、金層２３を付は加える。そ
れ程要求の厳しくない用途では、この金は省略すること
が出来る。この金被覆の厚さは約４．０００人である。
次にこの発明に従って第１図の装置を構成する方法を第
２図乃至第４図について説明する。最初に、シリコン・
スライスの適当に用意された表面の上に、大体２００乃
至３００人の厚さになるまで、ゲート酸化物１６を熱成
長させる。こ編／及び相互接続装置が、Ｎ形の井戸、フ
ィールド酸化物及び／又は面上の素子の間のフィールド
・プレート隔離を用いたＣＭＯＳプロセスの一部分とし
て用いることができ、その為、第１図の構造には無関係
であるが、プロセスには、前駅て実施される多くの工程
が含まれることを承知されたい。
２図乃至第４図について説明する。最初に、シリコン・
スライスの適当に用意された表面の上に、大体２００乃
至３００人の厚さになるまで、ゲート酸化物１６を熱成
長させる。こ編／及び相互接続装置が、Ｎ形の井戸、フ
ィールド酸化物及び／又は面上の素子の間のフィールド
・プレート隔離を用いたＣＭＯＳプロセスの一部分とし
て用いることができ、その為、第１図の構造には無関係
であるが、プロセスには、前駅て実施される多くの工程
が含まれることを承知されたい。
第２図に示す様に、ゲート酸化物１６の上に約５００人
の厚さになるまでモリブデン層１５をデポジットし、次
にタングステン層１７を形成し、プラズマ並びに／又は
ＣＶＤによってキャップ酸化物１８をデポジットする。
の厚さになるまでモリブデン層１５をデポジットし、次
にタングステン層１７を形成し、プラズマ並びに／又は
ＣＶＤによってキャップ酸化物１８をデポジットする。
この多層構造が写真製版プロセスによってパターンを定
められ、第３図の積重ねゲートを残す。次に浅い砒素の
打込み部２５を注入量の低い打込みで形成する。その後
、デボジッションにより、全面にわたって酸化物層３４
を形成し、その後この層を異方性エッチにかけて、サイ
ドウオール酸化物構成部１９（第１図に示す）だけを残
す。この時点で、ゲート金属が全体的に酸化物１８．１
９の中にカプセル封止され、この為、この後の珪化工程
及びエッチ工程によって劣化しなくなる。次に深い砒素
打込み部２６を燐打込み部２７と共に形成し、第４図に
示す様にドライブインさせる為、アニール処理を行う。
められ、第３図の積重ねゲートを残す。次に浅い砒素の
打込み部２５を注入量の低い打込みで形成する。その後
、デボジッションにより、全面にわたって酸化物層３４
を形成し、その後この層を異方性エッチにかけて、サイ
ドウオール酸化物構成部１９（第１図に示す）だけを残
す。この時点で、ゲート金属が全体的に酸化物１８．１
９の中にカプセル封止され、この為、この後の珪化工程
及びエッチ工程によって劣化しなくなる。次に深い砒素
打込み部２６を燐打込み部２７と共に形成し、第４図に
示す様にドライブインさせる為、アニール処理を行う。
深い高濃度の砒素打込み部はサイドウオール酸化物１９
とセルファラインであるが、燐は横方向にサイドウオー
ル酸化物の下に拡散する。
とセルファラインであるが、燐は横方向にサイドウオー
ル酸化物の下に拡散する。
０Ｍ０８回路のＰチャンネル装置に対しても同様な処理
工程が用いられる。
工程が用いられる。
プロセスの次の工程は、露出するシリコンのソース／ド
レイン領域上及び積重ねゲート上の両方を含むスライス
の全面にタングステンの薄いコーティング層を形成し、
その後加熱してこのタングステンを露出したシリコンと
反応させて、露出したシリコンの一部分を反応させて、
珪化タングステン領域３０を作ることである。この珪化
タングステン領域３０はサイドウオール酸化物であるス
ペーサ１９とセルフ７ラインである。積重ねゲートに含
まれる金属は酸化物によって保護される。
レイン領域上及び積重ねゲート上の両方を含むスライス
の全面にタングステンの薄いコーティング層を形成し、
その後加熱してこのタングステンを露出したシリコンと
反応させて、露出したシリコンの一部分を反応させて、
珪化タングステン領域３０を作ることである。この珪化
タングステン領域３０はサイドウオール酸化物であるス
ペーサ１９とセルフ７ラインである。積重ねゲートに含
まれる金属は酸化物によって保護される。
この後、エッチャントにより、反応しなかったタングス
テンを除去し、厚さ約１，５００人の珪化タングステン
を残す。
テンを除去し、厚さ約１，５００人の珪化タングステン
を残す。
次に約ｓ、ｏｏｏ人の厚さに酸化物３１をデポジットし
、フォトレジストを形成してコンタクト１４を形成する
為の孔をエッチする為に露光する。
、フォトレジストを形成してコンタクト１４を形成する
為の孔をエッチする為に露光する。
この場所の酸化物３１をエッチした後、タングステンの
薄いコーティング層２０をフォトレジスト層をおおって
上面全体に形成して、フォトレジストをはがすと、余分
のタングステンもいっしょにはがれ、コンタクトホール
の中のコーティング２０だけが残る。この後、モリブデ
ン層２１、タングステン層２２及び金層２３をデポジッ
トし、積重ね層のパターンを形成すると、第１図の構造
が残る。
薄いコーティング層２０をフォトレジスト層をおおって
上面全体に形成して、フォトレジストをはがすと、余分
のタングステンもいっしょにはがれ、コンタクトホール
の中のコーティング２０だけが残る。この後、モリブデ
ン層２１、タングステン層２２及び金層２３をデポジッ
トし、積重ね層のパターンを形成すると、第１図の構造
が残る。
この発明を図示の実施例について説明したが、以上の説
明はこの発明を制約するものと解してはならない。以上
の説明から、当業者には、この実施例の種々の変更並び
にこの発明のその他の実施例が考えられよう。従って、
特許請求の範囲の記載は、この発明の範囲内に含まれる
この様な変更及び実施例を包括するものであることを承
知されたい。
明はこの発明を制約するものと解してはならない。以上
の説明から、当業者には、この実施例の種々の変更並び
にこの発明のその他の実施例が考えられよう。従って、
特許請求の範囲の記載は、この発明の範囲内に含まれる
この様な変更及び実施例を包括するものであることを承
知されたい。
第１図は、半導体集積回路チップのごく小さい一部分を
著しく拡大した側面断面図で、この発明のコンタクト及
び相互接続構造を示している。第２図乃至第４図は、第
１図の装置を製造する時の相次ぐ製造段階に於けるこの
装置の側面断面図である。 主な符号の説明 １０：シリコン基板 １２：積重ねゲート １３：ソース／ドレイン領域 １４：金属シリコン間コンタクト １５：薄いモリブデン層 １６：薄いゲート酸化物 １７：厚手のタングステン層 １８：キャップ酸化物層 １９：側壁酸化物 ２０：ｌいタングステン層 ２１：モリブデン層 ２２：タングステン層 ２３：金層 ３ｏ：珪化タングステン層 ３に酸化シリコン層
著しく拡大した側面断面図で、この発明のコンタクト及
び相互接続構造を示している。第２図乃至第４図は、第
１図の装置を製造する時の相次ぐ製造段階に於けるこの
装置の側面断面図である。 主な符号の説明 １０：シリコン基板 １２：積重ねゲート １３：ソース／ドレイン領域 １４：金属シリコン間コンタクト １５：薄いモリブデン層 １６：薄いゲート酸化物 １７：厚手のタングステン層 １８：キャップ酸化物層 １９：側壁酸化物 ２０：ｌいタングステン層 ２１：モリブデン層 ２２：タングステン層 ２３：金層 ３ｏ：珪化タングステン層 ３に酸化シリコン層
Claims (8)
- （１）ＭＯＳ集積回路のゲート、接点及び相互接続構造
に於て、シリコン本体の面上にある金属ゲートであつて
、２酸化シリコンの薄層に重なり且つそれと接着した薄
いモリブデン層、該モリブデン層の上にある一層厚手の
タングステン層、及び当該ゲートの上及び当該ゲートの
側壁上にあつて、当該ゲートを全体的にカプセル封じす
る酸化物のコーティングを含む金属ゲートと、前記面内
にあつて、前記金属ゲートの側壁上の酸化物とセルフア
ラインである著しくドープしたソース／ドレイン領域と
該ソース／ドレイン領域の表面に形成されていて、前記
金属ゲートの側壁上の酸化物とセルフアラインである珪
化タングステン層と、前記金属ゲート、前記珪化タング
ステン層及びソース／ドレイン領域の上で前記面上にあ
る厚いデポジットされた絶縁体コーティングと、該絶縁
体コーティングに重なつて前記面に沿つて伸びると共に
、前記珪化タングステン層に電気接続する為に前記絶縁
体コーティング内のコンタクトホールに入り込む金属コ
ンタクト及び相互接続ストリップとを有し、該金属コン
タクト及び相互接続ストリップは、前記コンタクトホー
ルの中だけで珪化タングステン層の上にあつて、前記絶
縁体コーティングの上にはない薄いタングステン層、該
薄いタングステン層の上並びに前記絶縁体コーティング
の上にある薄いモリブデン層、該モリブデン層の上にあ
る一層厚手のタングステン層、及び該一層厚いタングス
テン層の上にある金層を含むＭＯＳ集積回路のゲート、
コンタクト及び相互接続構造。 - （２）特許請求の範囲第１項に記載したＭＯＳ集積回路
のゲート、コンタクト及び相互接続構造に於て、前記ソ
ース／ドレイン領域が、前記側壁の酸化物を形成する前
に前記金属ゲートとセルフアラインされた浅い領域を含
んでいるＭＯＳ集積回路のゲート、コンタクト及び相互
接続構造。 - （３）特許請求の範囲第１項に記載したＭＯＳ集積回路
のゲート、コンタクト及び相互接続構造に於て、前記シ
リコン本体がＰ形であり、前記ソース／ドレイン領域が
Ｎ＋形であるＭＯＳ集積回路のゲート、コンタクト及び
相互接続構造。 - （４）特許請求の範囲第１項に記載したＭＯＳ集積回路
のゲート、コンタクト及び相互接続構造に於て、前記金
属ゲートのタングステン層が前記モリブデン層よりもず
つと厚手であるＭＯＳ集積回路のゲート、コンタクト及
び相互接続構造。 - （５）ＭＯＳ集積回路の製造過程でゲート、コンタクト
及び相互接続構造を製造する方法に於て、シリコン本体
の面上の薄い２酸化シリコン層に重なり且つそれに接着
する薄いモリブデン層を形成し、該モリブデン層の上に
一層厚手のタングステン層を形成し、当該ゲートの上並
びに該ゲートの側壁上に酸化物のコーティングを形成し
て、当該ゲートを全体的にカプセル封じすることにより
、シリコン本体の面上に金属ゲートを形成し、該金属ゲ
ートの側壁上の酸化物とセルフアラインして著しくドー
プされたソース／ドレイン領域を前記面内に形成し、前
記金属ゲートの側壁上の酸化物とセルフアラインである
珪化タングステン層を前記ソース／ドレイン領域の表面
内に形成し、前記金属ゲートの上、前記珪化タングステ
ン層の上並びにソース／ドレイン領域の上で、前記面上
に厚いデポジットされた絶縁体コーティングを形成し、
前記絶縁体コーティングに重なつて前記面に沿つて伸び
ると共に、前記珪化タングステン層に電気接続をする為
に前記絶縁体コーティング内のコンタクトホールに入り
込む金属コンタクト及び相互接続ストリップを形成し、
該金属コンタクト及び相互接続ストリップを形成する工
程は、前記絶縁体コーティングにかゝらない様に、前記
コンタクトホールの中だけで珪化タングステン層の上に
薄いタングステン層を最初に形成し、次に該薄いタング
ステン層及び前記絶縁体コーティングの上に薄いモリブ
デン層を形成し、その後該モリブデン層の上に一層厚手
のタングステン層を形成し、該一層厚手のタングステン
層の上に金層を形成することを含んでいる方法。 - （６）特許請求の範囲第５項に記載した方法に於て、前
記ソース／ドレイン領域を形成する工程が、前記側壁の
酸化物を形成する前に、前記金属ゲートとセルフアライ
ンされた浅い領域を形成することを含む方法。 - （７）特許請求の範囲第５項に記載した方法に於て、前
記シリコン本体がＰ形であり、前記ソース／ドレイン領
域がＮ＋形である方法。 - （８）特許請求の範囲第５項に記載した方法に於て、前
記金属ゲートのタングステン層が前記モリブデン層より
もずつと厚手である方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US624165 | 1984-06-25 | ||
| US06/624,165 US4672419A (en) | 1984-06-25 | 1984-06-25 | Metal gate, interconnect and contact system for VLSI devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181670A true JPS6181670A (ja) | 1986-04-25 |
| JPH0581052B2 JPH0581052B2 (ja) | 1993-11-11 |
Family
ID=24500926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137655A Granted JPS6181670A (ja) | 1984-06-25 | 1985-06-24 | Ｍｏｓ集積回路およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4672419A (ja) |
| JP (1) | JPS6181670A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227319A (en) * | 1985-02-08 | 1993-07-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US4933742A (en) * | 1985-03-22 | 1990-06-12 | General Electric Company | Metallization contact system for large scale integrated circuits |
| JPH0828432B2 (ja) * | 1986-11-12 | 1996-03-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2552159B2 (ja) * | 1987-02-02 | 1996-11-06 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| FR2621738B1 (fr) * | 1987-10-08 | 1990-02-02 | Mingam Herve | Structure de transistor a effet de champ a grille metallique isolee et procede de fabrication |
| FR2624304B1 (fr) * | 1987-12-04 | 1990-05-04 | Philips Nv | Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium |
| DE69128123T2 (de) * | 1990-08-31 | 1998-03-05 | Texas Instruments Inc | Verfahren zum Herstellen selbst-ausrichtender bipolarer Transistoren mit Heteroübergang |
| EP0575280A3 (en) * | 1992-06-18 | 1995-10-04 | Ibm | Cmos transistor with two-layer inverse-t tungsten gate structure |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JPH10135475A (ja) * | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US5793089A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6369709B1 (en) * | 1998-04-10 | 2002-04-09 | 3M Innovative Properties Company | Terminal for libraries and the like |
| US6124610A (en) | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| US6100125A (en) * | 1998-09-25 | 2000-08-08 | Fairchild Semiconductor Corp. | LDD structure for ESD protection and method of fabrication |
| KR100379510B1 (ko) | 2000-07-29 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US6376342B1 (en) * | 2000-09-27 | 2002-04-23 | Vanguard International Semiconductor Corporation | Method of forming a metal silicide layer on a source/drain region of a MOSFET device |
| US6936508B2 (en) * | 2003-09-12 | 2005-08-30 | Texas Instruments Incorporated | Metal gate MOS transistors and methods for making the same |
| US7148546B2 (en) | 2003-09-30 | 2006-12-12 | Texas Instruments Incorporated | MOS transistor gates with doped silicide and methods for making the same |
| US6989567B2 (en) * | 2003-10-03 | 2006-01-24 | Infineon Technologies North America Corp. | LDMOS transistor |
| US7015534B2 (en) * | 2003-10-14 | 2006-03-21 | Texas Instruments Incorporated | Encapsulated MOS transistor gate structures and methods for making the same |
| US7045456B2 (en) * | 2003-12-22 | 2006-05-16 | Texas Instruments Incorporated | MOS transistor gates with thin lower metal silicide and methods for making the same |
| US7037816B2 (en) * | 2004-01-23 | 2006-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for integration of HfO2 and RTCVD poly-silicon |
| US7348265B2 (en) * | 2004-03-01 | 2008-03-25 | Texas Instruments Incorporated | Semiconductor device having a silicided gate electrode and method of manufacture therefor |
| US7611943B2 (en) * | 2004-10-20 | 2009-11-03 | Texas Instruments Incorporated | Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3657029A (en) * | 1968-12-31 | 1972-04-18 | Texas Instruments Inc | Platinum thin-film metallization method |
| JPS508310B1 (ja) * | 1970-01-23 | 1975-04-03 | ||
| US3724065A (en) * | 1970-10-01 | 1973-04-03 | Texas Instruments Inc | Fabrication of an insulated gate field effect transistor device |
| US4141022A (en) * | 1977-09-12 | 1979-02-20 | Signetics Corporation | Refractory metal contacts for IGFETS |
| US4445134A (en) * | 1980-12-08 | 1984-04-24 | Ibm Corporation | Conductivity WSi2 films by Pt preanneal layering |
| JPS5950562A (ja) * | 1982-09-17 | 1984-03-23 | Toshiba Corp | 半導体装置 |
| US4478679A (en) * | 1983-11-30 | 1984-10-23 | Storage Technology Partners | Self-aligning process for placing a barrier metal over the source and drain regions of MOS semiconductors |
-
1984
- 1984-06-25 US US06/624,165 patent/US4672419A/en not_active Expired - Fee Related
-
1985
- 1985-06-24 JP JP60137655A patent/JPS6181670A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4672419A (en) | 1987-06-09 |
| JPH0581052B2 (ja) | 1993-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |