JPS6181668A - Ｍｏｓ集積回路とその製造方法 - Google Patents
Ｍｏｓ集積回路とその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L23/53204—Conductive materials
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造、更に具体的に云えば、Ｍ
ＯＳ ＶＬＳＩ装置のゲート、接点及び相互接続部の
為のメタライズ方式に関する。
ＯＳ ＶＬＳＩ装置のゲート、接点及び相互接続部の
為のメタライズ方式に関する。
従来の技術及び問題点
高密度のダイナミックＲＡＭ等の様なＭＯＳＶＬＳＩ装
置を製造する時、従来使われていた多結晶シリコンの抵
抗値の為に、金属ゲート及び相互接続部を使うことが必
要になった。ゲート、導体等の幅が１ミクロンの領域に
細くなり、段のカバーの問題を避ける為に厚さも薄くす
ると、ポリシリコンの代りに金属を使うことが絶対条件
になる。ゲート、接点及び相互接続機能を遂行する為に
１種類の金属を選ぶのは、いろいろな因数の兼合いであ
る。この為、多重金属系が開発された。
置を製造する時、従来使われていた多結晶シリコンの抵
抗値の為に、金属ゲート及び相互接続部を使うことが必
要になった。ゲート、導体等の幅が１ミクロンの領域に
細くなり、段のカバーの問題を避ける為に厚さも薄くす
ると、ポリシリコンの代りに金属を使うことが絶対条件
になる。ゲート、接点及び相互接続機能を遂行する為に
１種類の金属を選ぶのは、いろいろな因数の兼合いであ
る。この為、多重金属系が開発された。
然し、接触抵抗値、酸化物に対する接着力、プロセスの
両立性の欠如、電気泳動の問題並びにその他の因子が、
あれこれの欠点の為に、従来の系の効用を制限していた
。
両立性の欠如、電気泳動の問題並びにその他の因子が、
あれこれの欠点の為に、従来の系の効用を制限していた
。
問題点を解決する為の手段及び作用
この発明の主な目的は、金属ゲートＭＯＳＶＬＳＩｌｉ
置、特に高密度のメモリ・セル・アレー等を製造する改
良された方法を提供することである。別の目的は、非常
に密度の高いメモリ・アレーに使うことが出来る様な改
良された接点及び相互接続装置と金属ゲート・トランジ
スタ構造を提供することである。別の目的は、接触抵抗
並びにシート抵抗が小さく、接着力がよく、電気泳動抵
抗がよく、プロセス及び材料の複雑さがごく少なくなる
様にした改良されたメタライズ方式を提供することであ
る。
置、特に高密度のメモリ・セル・アレー等を製造する改
良された方法を提供することである。別の目的は、非常
に密度の高いメモリ・アレーに使うことが出来る様な改
良された接点及び相互接続装置と金属ゲート・トランジ
スタ構造を提供することである。別の目的は、接触抵抗
並びにシート抵抗が小さく、接着力がよく、電気泳動抵
抗がよく、プロセス及び材料の複雑さがごく少なくなる
様にした改良されたメタライズ方式を提供することであ
る。
この発明の１実施例では、ＭＯＳ ＶＬＳＩ装置に対
する金属ゲート及び接点／相互接続装置に対する簡単に
したプロセスが、タングステンだけの厚い層を含む、ゲ
ートに対する耐火金属構造を用い、応力及び接着力がデ
ボジツション条件によって制御される。金属ゲートが、
ソース／ドレイン区域に対する金属被覆作業の間、側壁
酸化物のスペーサを受ける。ソース／ドレイン領域に対
する接点が、モリブデン／タングステンの積重ねと金の
上側層とを含む。
する金属ゲート及び接点／相互接続装置に対する簡単に
したプロセスが、タングステンだけの厚い層を含む、ゲ
ートに対する耐火金属構造を用い、応力及び接着力がデ
ボジツション条件によって制御される。金属ゲートが、
ソース／ドレイン区域に対する金属被覆作業の間、側壁
酸化物のスペーサを受ける。ソース／ドレイン領域に対
する接点が、モリブデン／タングステンの積重ねと金の
上側層とを含む。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から、
最もよく理解されよう。
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から、
最もよく理解されよう。
実施例
第１図には、この発明・の接点装置を用いた半導体装置
が示されている。シリコン基板１０の上に金属ゲートＭ
ＯＳトランジスタ１１が形成されている。このトランジ
スタはゲート１２）多数の打込みソース／ドレイン領域
１３、及びソース／ドレイン領域の内の１つに対する金
属シリコン間接点１４を有する。勿論、１個のチップに
は、この様なトランジスタ等の構造が何十万個とある。
が示されている。シリコン基板１０の上に金属ゲートＭ
ＯＳトランジスタ１１が形成されている。このトランジ
スタはゲート１２）多数の打込みソース／ドレイン領域
１３、及びソース／ドレイン領域の内の１つに対する金
属シリコン間接点１４を有する。勿論、１個のチップに
は、この様なトランジスタ等の構造が何十万個とある。
このメタライズ構造は、最小寸法が約１又は２ミクロン
になる様な、１メガビットＤＲＡＭの様な高密度のダイ
ナミックＲＡＭに特に役立つ。
になる様な、１メガビットＤＲＡＭの様な高密度のダイ
ナミックＲＡＭに特に役立つ。
この発明では、ゲート１２及び接点１４は特定の金属層
で構成される。ゲートは、薄いゲート酸化物１６の上に
比較的厚いタングステン層１５を持っている。１個のタ
ングステン層１５がソース／ドレインの打込みに対する
マスクになる。この場合、ゲート酸化物に対するタング
ステンの接着力がデボジツション条件によって制御され
、この簡単にした方式は、後で説明する様に、ソース／
ドレイン区域の選択性ＣＶＤ−タングステン被覆を使う
場合にも適用される。
で構成される。ゲートは、薄いゲート酸化物１６の上に
比較的厚いタングステン層１５を持っている。１個のタ
ングステン層１５がソース／ドレインの打込みに対する
マスクになる。この場合、ゲート酸化物に対するタング
ステンの接着力がデボジツション条件によって制御され
、この簡単にした方式は、後で説明する様に、ソース／
ドレイン区域の選択性ＣＶＤ−タングステン被覆を使う
場合にも適用される。
ソース／ドレインの打込みをゲートの縁から隔てて、軽
くドープされたトレイン構造を作る為に、側壁酸化物セ
グメント１９が使われている。
くドープされたトレイン構造を作る為に、側壁酸化物セ
グメント１９が使われている。
勿論、金属シリコン間接点１４は金属ゲート１５が完成
した後に形成しなければならない。接点１４は薄いモリ
ブデン層２１と、それに続くタングステン層２２（タン
グステン層１５と同様）及び一番上の金層２３で構成さ
れる。
した後に形成しなければならない。接点１４は薄いモリ
ブデン層２１と、それに続くタングステン層２２（タン
グステン層１５と同様）及び一番上の金層２３で構成さ
れる。
領域１３を作る為のソース／ドレイン打込み部の構成は
、・側壁酸化物１９が所定位置に来る前に。
、・側壁酸化物１９が所定位置に来る前に。
ゲート１５の縁とセルファラインである浅い濃度の小さ
いＮ形打込み部２５を含む。そして側壁酸化物が形成さ
れた後、濃度の高い、深いＮ＋の砒素の打込みにより、
深い領域２６が作られ、それより濃度の低い燐の打込み
が一層速く拡散して、リーチスルーＮ影領域２７を作る
。この打込み順序により、衝撃電離の影響を最小限に抑
える軽くドープされたドレイン構・造が得られるが、（
打込み２５の為に）チャンネルの縁までの直列抵抗値が
比較的小さくなると共に、接点１４をつける、トランジ
スタから離れた所に、著しくドープされた抵抗値の小さ
い区域が得られる。
いＮ形打込み部２５を含む。そして側壁酸化物が形成さ
れた後、濃度の高い、深いＮ＋の砒素の打込みにより、
深い領域２６が作られ、それより濃度の低い燐の打込み
が一層速く拡散して、リーチスルーＮ影領域２７を作る
。この打込み順序により、衝撃電離の影響を最小限に抑
える軽くドープされたドレイン構・造が得られるが、（
打込み２５の為に）チャンネルの縁までの直列抵抗値が
比較的小さくなると共に、接点１４をつける、トランジ
スタから離れた所に、著しくドープされた抵抗値の小さ
い区域が得られる。
代案として、従来性なわれていた様にソース／ドレイン
区域を珪化する代りに、厚さ約５００人のＣＶＤ−金属
タングステン層３０を露出したシリコン区域だけの上に
選択的にデポジットし、こうして珪化物反応工程と酸化
物区域上の未反応金属の除去工程とを回避する。この場
合、ソース／ドレイン（即ち、モート）区域は、珪化物
ではなく、純粋な金属タングステン３０によって被覆さ
れる。
区域を珪化する代りに、厚さ約５００人のＣＶＤ−金属
タングステン層３０を露出したシリコン区域だけの上に
選択的にデポジットし、こうして珪化物反応工程と酸化
物区域上の未反応金属の除去工程とを回避する。この場
合、ソース／ドレイン（即ち、モート）区域は、珪化物
ではなく、純粋な金属タングステン３０によって被覆さ
れる。
酸化シリコン層３１がゲートの上並びに被覆したソース
／ドレイン区域の上にデポジットされ、接点１４の為に
、この酸化物の中に開口を限定する。
／ドレイン区域の上にデポジットされ、接点１４の為に
、この酸化物の中に開口を限定する。
このメタライズ及び接点装置の種々の材料及び構造は、
接触抵抗及び線抵抗が小さく、接着力が良好で、電気泳
動抵抗値が良好で、プロセス及び材料の複雑化がごく少
なくなる様に選ばれる。デボジツション方法は損傷が小
さくて純度が高く、要求される通りである。
接触抵抗及び線抵抗が小さく、接着力が良好で、電気泳
動抵抗値が良好で、プロセス及び材料の複雑化がごく少
なくなる様に選ばれる。デボジツション方法は損傷が小
さくて純度が高く、要求される通りである。
露出シリコンのソース／ドレイン又は「モート」区域上
の金属タングステン３０は、成る倍率の装置、即ち、寸
法が小さい装置に必要な、ソース／ドレイン領域１３を
非常に浅くすることが出来る様にしながら、こういう区
域のシート抵抗値を下げる為に必要である。ゲート１２
はタングステン１ｉ１１，５で構成され、その厚さはａ
、ｏｏｏＡであるが、タングステン１５は酸化シリコン
・コーティング１６に対する接着力を高める様に処理す
る。
の金属タングステン３０は、成る倍率の装置、即ち、寸
法が小さい装置に必要な、ソース／ドレイン領域１３を
非常に浅くすることが出来る様にしながら、こういう区
域のシート抵抗値を下げる為に必要である。ゲート１２
はタングステン１ｉ１１，５で構成され、その厚さはａ
、ｏｏｏＡであるが、タングステン１５は酸化シリコン
・コーティング１６に対する接着力を高める様に処理す
る。
接点１４が薄いモリブデン層２１を用いる。これは、接
着力をよくする為に酸化物３１の上に必要であり、この
鳥居２１は接点孔だけに制限しなければならない。接点
及び相互接続部のバルクはりングステン層２２であり、
その厚さは７．０００人である。金層２３を追加するが
、これはその導電度が非常に高いこと、ボンディング・
パッドに於てワイヤをそれに結合する時の展性があるこ
と、並びに非反応性で電気泳動性を持つ為である。それ
程要求の厳しくない用途では、金を省略することが出来
る。この金被覆の厚さは約４．０ＯＯＡである。
着力をよくする為に酸化物３１の上に必要であり、この
鳥居２１は接点孔だけに制限しなければならない。接点
及び相互接続部のバルクはりングステン層２２であり、
その厚さは７．０００人である。金層２３を追加するが
、これはその導電度が非常に高いこと、ボンディング・
パッドに於てワイヤをそれに結合する時の展性があるこ
と、並びに非反応性で電気泳動性を持つ為である。それ
程要求の厳しくない用途では、金を省略することが出来
る。この金被覆の厚さは約４．０ＯＯＡである。
次にこの発明に従って第１図の装置を作る方法を第２図
乃至第４図について説明する。最初に、シリコン・スラ
イスの適当に調製された表面の上に、大体２００乃至３
００Ａの厚さになるまで、ゲート酸化物１６を熱成長さ
せる。この接点及び相互接続装置が、Ｎ個の井戸とフィ
ールド酸化物及び／又は面上の素子の間のフィールド・
プレート隔離部を用いたＣＭＯＳプロセスの一部分であ
ることがあり、この為、第１図の構造に無関係な多数の
プロセス工程が前駅て実施されていることがあることを
承知されたい。タングステン層１５が約５．ｏｏｏＡの
厚さにゲート酸化物１６の上にデポジットされ、この多
重層構造を写真製版プロセスによってパターンを定めて
、第３図のゲートの積重ねを残す。この時、少ない量で
浅い砒素の打込み２５を実施する。その後、デボジツシ
ョンによって全面の上に酸化物層３４を適用し、その後
、この層を異方性エッチによって除いて、側壁セグメン
ト１９（第１図に示す）だけを残す。
乃至第４図について説明する。最初に、シリコン・スラ
イスの適当に調製された表面の上に、大体２００乃至３
００Ａの厚さになるまで、ゲート酸化物１６を熱成長さ
せる。この接点及び相互接続装置が、Ｎ個の井戸とフィ
ールド酸化物及び／又は面上の素子の間のフィールド・
プレート隔離部を用いたＣＭＯＳプロセスの一部分であ
ることがあり、この為、第１図の構造に無関係な多数の
プロセス工程が前駅て実施されていることがあることを
承知されたい。タングステン層１５が約５．ｏｏｏＡの
厚さにゲート酸化物１６の上にデポジットされ、この多
重層構造を写真製版プロセスによってパターンを定めて
、第３図のゲートの積重ねを残す。この時、少ない量で
浅い砒素の打込み２５を実施する。その後、デボジツシ
ョンによって全面の上に酸化物層３４を適用し、その後
、この層を異方性エッチによって除いて、側壁セグメン
ト１９（第１図に示す）だけを残す。
この時点で、燐の打込み２７と共に深い砒素、の打込み
２６を実施し、第４図に示す様に、内方駆動の為に焼鈍
する。濃度の高い深い砒素の打込みは側壁１９とセルフ
ァラインであるが、燐は側壁の下まで横方向に拡散する
。０Ｍ０８回路のＰチャンネル装置にも同じ様な処理が
用いられる。
２６を実施し、第４図に示す様に、内方駆動の為に焼鈍
する。濃度の高い深い砒素の打込みは側壁１９とセルフ
ァラインであるが、燐は側壁の下まで横方向に拡散する
。０Ｍ０８回路のＰチャンネル装置にも同じ様な処理が
用いられる。
プロセスの次の工程は、純粋な金属タングステンである
層３０を適用することである。これは露出シリコンのモ
ート区域だけの上に、５００Ａの厚さになるまで、ＣＶ
Ｄ−選択性タングステン・ ゛デボジツションによって
デポジットする。金属タングステンが選択的にシリコン
の上にデポジットされ、酸化物の上にデポジットされな
いので、従来の方法で必要とした珪化反応工程及び酸化
物区域上の金属剥し工程は使わない。
層３０を適用することである。これは露出シリコンのモ
ート区域だけの上に、５００Ａの厚さになるまで、ＣＶ
Ｄ−選択性タングステン・ ゛デボジツションによって
デポジットする。金属タングステンが選択的にシリコン
の上にデポジットされ、酸化物の上にデポジットされな
いので、従来の方法で必要とした珪化反応工程及び酸化
物区域上の金属剥し工程は使わない。
次に、酸化物３１を約８．０ＯＯＡの厚さになるまでデ
ポジットし、フォトレジストを適用し、接点１４に対す
る孔をエツチングする為に露出する。この場所で酸化物
３１をエッチした後、モリブデン層２１、ダンゲステン
層２２及び金層２３をデポジットし、その積重ねのパタ
ーンを定め、第１図の構造を残す。
ポジットし、フォトレジストを適用し、接点１４に対す
る孔をエツチングする為に露出する。この場所で酸化物
３１をエッチした後、モリブデン層２１、ダンゲステン
層２２及び金層２３をデポジットし、その積重ねのパタ
ーンを定め、第１図の構造を残す。
この発明を実施例について説明したが、この説明はこの
発明を制約するものと解しではならない。
発明を制約するものと解しではならない。
以上の説明から、当業者には、この実施例の種々の変更
並びにこの発明のその他の実施例が容易に考えられよう
。従って、特許請求の範囲は、この発明の範囲内に含ま
れるこの様な全ての変更又は実施例を包括するものであ
ることを承知されたい。
並びにこの発明のその他の実施例が容易に考えられよう
。従って、特許請求の範囲は、この発明の範囲内に含ま
れるこの様な全ての変更又は実施例を包括するものであ
ることを承知されたい。
第１図は半導体集積回路チップのごく小さい一部分を著
しく拡大した側面断面図で、この発明の接点及び相互接
続構造を示している。第２図乃至第４図は第１図の装置
を製造する際の相次ぐ段階を示す側面断面図である。 主な符号の説明 １０：シリコン基板 。 １２：ゲート １３：ソース／ドレイン領域 １４：接点 １５：タングステン層 １６：ゲート酸化物 １９：側壁酸化物 ２１：モリブデン層 ２２：タングステン層 ２３：金層 ３０：金属タングステン層 ３１ ：Ｆｉ化物
しく拡大した側面断面図で、この発明の接点及び相互接
続構造を示している。第２図乃至第４図は第１図の装置
を製造する際の相次ぐ段階を示す側面断面図である。 主な符号の説明 １０：シリコン基板 。 １２：ゲート １３：ソース／ドレイン領域 １４：接点 １５：タングステン層 １６：ゲート酸化物 １９：側壁酸化物 ２１：モリブデン層 ２２：タングステン層 ２３：金層 ３０：金属タングステン層 ３１ ：Ｆｉ化物
Claims (8)
- （１）ＭＯＳ集積回路のゲート、接点及び相互接続構造
に於て、シリコン本体の面上にあつて、酸化シリコンの
薄層に重ねられて、それと接着するタングステン層で構
成された金属ゲートと、該ゲートの側壁上にあつて、該
ゲートを全体的にカプセル封じする酸化物コーティング
と、前記面内にあつて、前記金属ゲートの側壁上の酸化
物とセルフアラインである著しくドープしたソース／ド
レイン領域と、該ソース／ドレイン領域の表面に形成さ
れていて、前記金属ゲートの側壁上の酸化物とセルフア
ラインである金属タングステン層と、前記金属ゲートの
上並びに前記タングステン層及びソース／ドレイン領域
の上にあるデポジットした厚い絶縁体コーティングと、
該絶縁体コーティングに重なつて前記面に沿つて伸びる
と共に、前記絶縁体コーティング内の接点孔に入り込ん
で珪化物層と電気接続をする金属接点及び相互接続スト
リップとを有し、該ストリップは前記絶縁体コーティン
グ上の薄いモリブデン層、該モリブデンの上の一層厚手
のタングステン層、及び該一層厚手のタングステン層の
上の金層で構成されているＭＯＳ集積回路のゲート、接
点及び相互接続構造。 - （２）特許請求の範囲第１項に記載したＭＯＳ集積回路
のゲート、接点及び相互接続構造に於て、前記ソース／
ドレイン領域が、前記側壁酸化物を適用する前は、前記
金属ゲートとセルフアラインである浅い領域を含んでい
るＭＯＳ集積回路のゲート、接点及び相互接続構造。 - （３）特許請求の範囲第１項に記載したＭＯＳ集積回路
のゲート、接点及び相互接続構造に於て、前記本体がＰ
形であり、前記ソース／ドレイン領域がＮ＋形であるＭ
ＯＳ集積回路のゲート、接点及び相互接続構造。 - （４）特許請求の範囲第１項に記載したＭＯＳ集積回路
のゲート、接点及び相互接続構造に於て、前記金属ゲー
トのタングステン層が金属接点のモリブデン層よりもず
つと厚手であるＭＯＳ集積回路のゲート、接点及び相互
接続構造。 - （５）ＭＯＳ集積回路の製造過程でゲート、接点及び相
互接続構造を作る方法に於て、シリコン本体の面上の酸
化シリコンの薄層に重なつて、それと接着するタングス
テン層を適用することによつて、該面上に金属ゲートを
形成し、該ゲートの側壁上に酸化物コーティングを適用
し、前記金属ゲートの側壁上の酸化物とセルフアライン
である著しくドープしたソース／ドレイン領域を前記面
内に形成し、該ソース／ドレイン領域の表面に前記金属
ゲートの側壁上の酸化物とセルフアラインである金属タ
ングステン層を形成し、前記金属ゲートの上並びに金属
タングステン層及びソース／ドレイン領域の上で前記面
上にデポジットした厚い絶縁体コーティングを形成し、
前記絶縁体コーティングに重なつて前記面に沿つて伸び
ると共に前記絶縁体コーティング内の接点孔に入り込ん
で珪化物層と電気接続をする金属接点及び相互接続スト
リップを適用する工程を含み、該ストリップを適用する
工程は、最初に前記接点孔の中のタングステン層の上及
び絶縁体コーティングの上にモリブデン層を適用し、そ
の後該モリブデンの上に一層厚手のタングステン層を適
用すると共に該一層厚手のタングステン層の上に金層を
適用する工程を含んでいる方法。 - （６）特許請求の範囲第５項に記載した方法に於て、前
記ソース／ドレイン領域を形成する工程が、前記側壁酸
化物を適用する前は前記金属ゲートとセルフアラインで
ある浅い領域を形成することを含む方法。 - （７）特許請求の範囲第５項に記載した方法に於て、前
記本体がＰ形であり、前記ソース／ドレイン領域がＮ＋
形である方法。 - （８）特許請求の範囲第５項に記載した方法に於て、金
属ゲートのタングステン層が金属接点のモリブデン層よ
りもずつと厚手である方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US624166 | 1984-06-25 | ||
| US06/624,166 US4736233A (en) | 1984-06-25 | 1984-06-25 | Interconnect and contact system for metal-gate MOS VLSI devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181668A true JPS6181668A (ja) | 1986-04-25 |
| JPH0577175B2 JPH0577175B2 (ja) | 1993-10-26 |
Family
ID=24500930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137653A Granted JPS6181668A (ja) | 1984-06-25 | 1985-06-24 | Ｍｏｓ集積回路とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4736233A (ja) |
| JP (1) | JPS6181668A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828432B2 (ja) * | 1986-11-12 | 1996-03-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2694395B2 (ja) * | 1991-04-17 | 1997-12-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR0166824B1 (ko) * | 1995-12-19 | 1999-02-01 | 문정환 | 반도체 소자의 제조방법 |
| KR100277911B1 (ko) * | 1996-06-10 | 2001-02-01 | 김영환 | 반도체소자 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141222A (en) * | 1977-04-27 | 1979-02-27 | Weatherking, Inc. | Energy recovery system for refrigeration systems |
| US4384301A (en) * | 1979-11-07 | 1983-05-17 | Texas Instruments Incorporated | High performance submicron metal-oxide-semiconductor field effect transistor device structure |
-
1984
- 1984-06-25 US US06/624,166 patent/US4736233A/en not_active Expired - Lifetime
-
1985
- 1985-06-24 JP JP60137653A patent/JPS6181668A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577175B2 (ja) | 1993-10-26 |
| US4736233A (en) | 1988-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |