JPH02168626A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、半導体装置に関し、特に多層配線構造を有す
る半導体装置の配！！；ＩｒＸＩの信頼性を向上させ得
る配線構造に関するものである。

［従来の技術］ 半導体装置において、チップ上のトランジスタ、ダイオ
ードなどの能動素子と抵抗や容量等の受動素子とを電気
的に接続する配線層には、次のような特性が要求される
。

（１）配線抵抗が小さいこと。

（２）配線すべき材料とのコンタクト抵抗が小さく、オ
ーミックコンタクトが形成可能なこと。

（３）膜形成が容易で微細な配線パターン形成が可能な
こと。

（４）エレクトロマイグレーションや腐食に強く、高信
頼性を有すること。

これらのすべての要求を満たす材料は、現状では見当た
らないが、たとえばアルミニウム（Ａ　Ｑ）、ポリシリ
コン、高融点金属、シリサイド、ポリサイド等の配線材
料があり、配線の用途に応じて使い分けられている。中
でもアルミニウム配線は配線抵抗が最も小さく、製造が
容易なため、現在最も広く用いられている。しかしなが
ら、近年の半導体装置の高集積化に伴なって、配線構造
が微細化されるに至り、種々の問題が顕在化してきた。

その１つは、配線層の配線幅の微小化に起因する電流密
度の増大などによって、エレクトロマイグレーション現
象が生じ、配線抵抗の増大や断線などが引き起こされる
ことである。

また、その２つめとしては、シリコン基板中に形成され
るｐｎ接合の接合深さが浅くなることによって、この不
純物領域にコンタクトされる配線層と基板のシリコンと
が反応して固相エピタキシャル成長によるシリコンノジ
ュールが析出し、コンタクト抵抗が増大すること、ある
いは配線層のアルミニウム成分が接合中に侵入してｐｎ
接合を短絡して破壊するアロイスパイク現象が生じるこ
となどである。

その３つめとしては、高集積化に伴なって素子構造を３
次元的に積層した構造が採用され、配線層が上層に位置
する凹凸の激しい層上に形成されるようになったことに
起因している。このために、リソグラフィ法を用いた配
線層のパターニング工程において、露光光線の散乱を生
じ解像度が低下することにより配線層の線幅の不均一や
断線などが生じることである。

これらの問題は、いずれも配線層の信頓性を著しく低下
させるため、これに対して以下のような配線層の改善が
考案された。

まず、アルミニウム配線層とシリコン基板とのコンタク
トに関する改善案として、第７図に示すような配線構造
が考案された。この第１例は、バリヤメタル層６とアル
ミニウム合金層７との２層構造からなる配線構造が示さ
れている。なお、第７図は不純物領域１が形成されたシ
リコン基板２の表面上に層間絶縁膜３が形成され、さら
に層間絶縁膜３の表面およびコンタクトホール４内部に
配線層５が形成された構造を模式的に示している。

バリヤメタル層６は、アルミニウム合金ｋＡ７の下敷膜
として下層に形成され、コンタクトホール４内のシリコ
ン基板２表面を被覆している。アルミニウム合金層７は
バリヤメタル層６の上面に形成され、バリヤメタル層６
によってシリコン基板２との直接接触が妨げられている
。このような２層構造を構成すると、バリヤメタル層６
が、アルミニウムがシリコン基板中へ侵入するのを妨げ
、さらにシリコンが基板表面と配線層との界面で固相エ
ピタキシャル成長するのを妨げる。これによってアロイ
スパイク現象やシリコンノジュールの析出に関する問題
を解消している。また、アルミニウム層７はアルミニウ
ム中に微量の銅（Ｃｕ）を含んでいる。銅はエレクトロ
マイグレーションに対する耐性を増加させる。これによ
って、エレクトロマイグレーションに対する問題を解消
している。

また、多層配線などの凹凸形状の激しい平面上への配線
層の形成に関する改善案として、第８図に示すような配
線構造が考案された。なお、図示された構造は第７図と
同様にコンタクト配線を模式的に例示している。

この第２例の配線構造は、アルミニウム合金層７と反射
防止膜（ＡｎｔｉｒｅｆｌｅｃｔｉｏｎＣｏａｔｉｎｇ
膜：以下ＡＲＣ膜と称す）８との２層構造からなる。ア
ルミニウム合金層７はアルミ、ニウム中に少量の銅を含
んでいる。これによってマイグレーション耐性を高めて
いる。ＡＲＣＪＩｉはフォトリソグラフィ工程で使用さ
れる露光光線に対する反射率が極めて低い。このために
、フォトリソグラフィ工程において、露光光線の反射を
防止することにより露光光線の散乱による解像度の低下
を防ぎ、配線層の線幅の細りゃ断線などの発生を防止す
る。

［発明が解決しようとする課題］ このように、上記した２例は配線層に生じる種々の問題
の個々に応じて考案されたものであり、これらの問題が
生じ得る配線層の適用条件下では良好な配線の特性向上
効果を奏するものである。

すなわち、第１例は、シリコン表面とのコンタクトがと
られる配線領域に対して考案されたものであり、第２例
は、多層配線などの平坦度の劣る面上に形成される配線
領域に対して考案されたものである。ところが、上記し
たよ、うに、半導体装置の高集積化に伴って配線層は多
層配線化され、基板表面に形成される素子の導電層間な
どを結ぶ配線経路も３次元的に引きまわされるような傾
向にあり、配線層全体にわたって上記のような問題を解
決し得る高信頼性を有する配線構造が要求されている。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、導電性能に優れ、かつ高信顆性を
有する配線構造を備えた半導体装置を提供することを目
的とする。

［課題を解決するための手段］ 本発明は、半導体基板上に絶縁層を介して積層された複
数の配線層からなる多層配線構造を有する半導体装置で
あって、複数の配線層のうち少なくとも１つが半導体基
板側からバリヤメタル層、アルミニウム合金層、反射防
止膜とを順次積層した構造からなることを特徴としてい
る。

また、本発明による半導体装置は、シリコン導電層表面
に形成された絶縁層上に延びて形成され、かつ絶縁層中
に形成されシリコン導電層表面に達する開孔部を介して
シリコン導電層表面に接続された多層積層構造を有する
配線層を備えており、その製造方法は以下の工程を備え
ている。

ａ、　開孔部内に露出したシリコン導電層の表面上およ
び絶縁層の表面上にバリヤメタル層を形成する工程。

ｂ、　バリヤメタル層の表面上にアルミニウムを含む金
属層を形成する工程。

Ｃ１金属層の表面に反射防止膜を形成する工程。

ｄ、　反射防止膜上にフォトリソグラフィ法を用いて所
定の配線パターンを有するマスクを形成する」工程。

ｅ、　マスクを用いて反射防止膜、金属層およびバリヤ
メタル層を所定の形状にパターニングする工程。

ｆ、　パターニングされた反射防止膜を除去する工程。

〔作用］ 本発明における半導体装置の配線層は、下層から順にバ
リヤメタル層、アルミニウム合金層、反射防止膜の３層
構造からなる。そして、配線層の各層は、各々異なる働
きをなす。３層構造の中間に位置するアルミニウム合金
層は、アルミニウムの低抵抗特性によって配線層として
の本来的な高導電性を確保する。また、下層のバリヤメ
タル層は、この配線層の下部に形成された配線層あるい
は不純物領域の導電領域とのコンタクト部においてシリ
コン基板表面とアルミニウム合金層との間に介在し、ア
ルミニウムとシリコンとの直接接触を妨げることによっ
て相互に反応することを妨げる。これによって、アロイ
スパイク現象やシリコンノジュールの固相エピタキシャ
ル成長を防止する。また、最上層の反射防止膜は、半導
体装置の製造工程におけるフォトリングラフィ工程にお
いて、配線層上に塗布されるレジストに照射される露光
光線が配線層の表面で反射されて散乱するのを防止する
。これによって、露光精度が向上しパターニングされる
配線層の線幅を均一にかつ縮小化することができる。そ
して、これら３層の相互の作用によって、コンタクト部
分から導電部分にわたる全体的な配線層の信頼性を向上
し得る。

また、本発明による半導体装置の製造方法においては、
多層積層構造の配線層がパターニングされた後、最上層
に位置する反射防止膜は除去される。したがって、後工
程において行なわれる熱処理や駆動時における配線層の
発熱などに対し、反射防止膜中の成分がその下層のアル
ミニウム合金層中に侵入し、障害を生じさせるのを防止
することができる。たとえば、反射防止膜にシリコンが
含まれる場合などは、シリコンがアルミニウム合金層中
に析出するといった問題の発生を防止することができる
。

［実施例］ 以下、本発明の実施例について図を用いて説明する。

本発明の一実施例として、スタックドキャパシタセルを
有するＤＲＡＭ　（Ｄｙｎａｍｉ　ｃ　　Ｒａｎｄｏｍ
　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）について説明する
。第１図は、ＤＲＡＭのメモリセルアレイの断面構造図
であり、第２図は、その平面（１■造図を示している。

これらの図を参照して、まずＤＲＡＭのメモリセルアレ
イの構造について説明する。メモリセルアレイは、行方
向に延びた複数のワード線１０ａ、１０　ｂ、　１０　
ｃ、　１０　ｄと、これに直交する列方向に延びた複数
のビット線１１ａ、ｌｌｂとを有している。さらに、ワ
ード線１０ａ〜１０ｄの上部には、これらと重なり合う
位置関係で第２のワード線（以下補助ワード線と称す）
１２ａ、１２ｂ、１２ｃ、１２ｄが形成されている。ワ
ード線１０３〜１０ｄとビット線］ｌａ、ｌｌｂの交差
部近傍には各々メモリセル１３が形成されている。個々
のメモリセル１３は、１個のトランスファゲート用トラ
ンジスタ１４と１個のキャパシタ１５とを含む。トラン
スファゲート用トランジスタ１４は、ｐ型半導体基板２
の表面上にゲート酸化膜１６を介してゲート電極を備え
ている。このゲート電極はワード線１０ａ〜１０ｄの一
部として構成されている。さらに、このゲート電極の周
囲は絶縁膜１７に覆われている。

また、ｐ型半導体基板２の表面領域にはゲート電極に自
己整合する位置関係でｎ型不純物領域１８ａ　ｓ　１８
　ｂが形成されている。このｎ型不純物領域１８ａ、１
８ｂは、その不純物領域のチャネル側に低濃度の不純物
領域が形成されたいわゆるＬＤＤ　　（Ｌｉｇｈｔ　　
Ｉｙ　　　Ｄｏｐｅｄ　　Ｄｒａｆｎ）構造を有してお
り、トランジスタ１４の１対のソース・ドレイン領域を
構成する。キャパシタ１５は、下部電極１９と誘電体膜
２０および上部電極２１の積層構造からなる。下部電極
１つは不純物が導入されたポリシリコンからなり、トラ
ンスファゲート用トランジスタ１４のゲート電ｔ’Ｍ１
０ｂ（］、Ｏｃ）の上部から、フィールド酸化膜２２の
上部を通るワード線］Ｏａ　（１０ｄ）の上部にまで絶
縁膜１７を介して延在している。そして、その一部は一
方の不純物領域１８ｂに接続されている。２［体膜２０
は、下部電極１９の上部に形成されており、シリコン窒
化膜とその表面に形成された酸化膜との２層構造からな
る。さらに、下部電極２１は、不純物が導入されたポリ
シリコンからなる。このような、いわゆるスタックドタ
イプのキャパシタ１５は、トランスファゲート用トラン
ジスタ１４のゲート電極上やフィールド酸化膜２２上に
まで乗上げるように形成することによって基板表面の平
面的な占有血清を減少し、高集積化を図っている。キャ
パシタ１５などの表面上には第１層間絶縁膜２３が形成
されている。さらに、第１層間絶縁膜２３の表面上には
ビット線１１８１１１ｂが形成されている。ビット線１
１．ａ、１１ｂは第１層間絶縁膜２３中に形成されたコ
ンタクトホール２４を介してトランスファゲート用トラ
ンジスタ］４の他方側のｎ型不純物領域１８ａに接続さ
れる。ビット線１１ａ、ｌ】ｂの上にさらに第２層間絶
縁膜２５が形成される。さらに、その表面上には補助ワ
ード線１２ａ、１２ｂ、１２Ｃ１１２ｄが形成されてい
る。この補助ワード線１２ａ　〜１２ｄは下層のワード
線１０ａ〜１０ｄと同方向に重なり合う位置関係で形成
されており、その長平方向の数箇所の領域でワード線１
０ａ〜１０ｄとコンタクトがとられている。この補助ワ
ード線１２ａ〜１２ｄは、このコンタクト部を介してワ
ード線１０ａ〜１０ｄに即座に電圧を印加することによ
ってワード線の立上がりを速める動きをなすものである
。したがって、補助ワード線１　’２　ａ〜１２ｄは低
抵抗の導電性の優れた材料で構成することが要求される
。このために、この補助ワード線に対して本発明の３層
構造からなる配線構造が適用される。

第３図は、第１図において切断線■−■に沿った方向か
らの断面構造図を模式的に示している。

本図を用いて補助ワード線１２Ｈの構造について説明す
る。補助ワード線１２ａは下層のワード線１、０　ａと
所定のフィールド酸化膜２２上でコンタクトされる。補
助ワード線１２ａは下層から順にバリヤメタル層６、ア
ルミニウム合金層７、反射防止膜８の３層積層構造から
なる。また、補助ワード線１２ａとワード線１０ａとの
コンタクト部分では、補助ワード線１２ａは、下層から
順にシリサイド層２０、バリヤメタル層６、アルミニウ
ム合金層７、反射防止膜８の４層積層構造からなる。

シリサイド層２０はチタンシリサイド（ＴｉＳ１２）な
どの高融点金属シリサイドからなる。バリヤメタル層６
としてはチタンナイトライド（ＴｉＮ）やタングステン
シリサイドなどが用いられる。アルミニウム合金層７は
アルミニウム中にシリコン（Ｓ　ｉ）を０．５％程度添
加したＡｌ−３ｉ合金や、あるいはさらに微量の銅（Ｃ
ｕ）を添加したＡ１−３ｉ−Ｃｕ合金などが用いられる
。

また、反射防止膜８は、アモルファスシリコン、または
アルミニウム中にシリコンを４０〜４５％程度印加した
ＡＱ−Ｓｉ合金や高融点金属あるいは高融点金属シリサ
イドなどが用いられる。アルミニウム合金層７は膜厚が
５０００人〜１００００人に形成され、アルミニウムの
有する低抵抗特性を利用して高導電性を有する配線本来
の機能を受持っている。さらに、アルミニウム中に添加
された銅の効果によってエレクトロマイグレーションに
対する耐性を向上させている。配線層のコンタクト部に
おいて、シリサイド層２０はシリコン基板中の導電層と
の良好なオーミックコンタクトを実現する。バリヤメタ
ル層６は膜厚７００人程蒸着形成され、コンタクト部に
おいて、アルミニウム合金層７とシリコン層との直接接
触を妨げ、アロイスパイク現象の発生やシリコンノジュ
ールの析出を防ＩＬＬ、コンタクト抵抗の低減を図って
いる。また、反射防止膜８は膜厚３００人程蒸着形成さ
れ、フォトリソグラフィ工程において、パターニング用
の露光光線の散乱を防止し、レジストパターン精度を向
上させる。第６図は、アモルファスシリコンの光反射率
を示している。データは、Ａ誌−８１（１％；膜厚１０
０００Ａ）の反射率を１００とした場合のアモルファス
シリコンの反射率の割合を示している。このデータによ
り、アモルファスシリコンの光反射率が低いことがわか
る。この低反射率特性を利用して、パターニング用の露
光光線の散乱が防止される。したがって、凹凸の激しい
表面上での配線層１２ａのパターニング粘度を向上させ
、配線層の線細りゃ断線を防−し、配線パターンの安定
化および微細化を達成している。これらの３層（を造の
各々の層の働きによって、配線層全体として高導電性を
６しコンタクト抵抗の少ない、配線パターンの安定した
高信頼性を有する配線層を実現している。そして、特に
このような配線は上記した補助ワード線１２ａ１１２ｂ
なとの多層配線層の上部に位置しかつ高速応答性を要求
される配線層に適用された場合、特にその効果が顕とと
なる。そして、このような配線層を適用したＤＲＡＭで
はメモリセルの応答性が向上し、さらに配線層の製造プ
ロセスの安定化によりＤ　ＲＡ　Ｍの製造上の不良品の
発生率が低減できる。

なお、上記実施例においてはＤＲＡＭのメモリセルアレ
イに用いられる補助ワード線に対して本発明を適用した
例について述べたが、これに限定されることなく、たと
えば下層に位置するビット線に適用してもよ（、また広
く一般の半導体装置の配線層に適用できることは言うま
でもない。

次に、この発明による半導体装置の配線層の製造方法に
ついて、第４Ａ図ないし第４Ｅ図を用いて説明する。

まず、第４Ａ図を参照して、シリコン基板２の表面上に
形成された絶縁膜３中に、シリコン基板２表面に形成さ
れた不純物領域１に達するコンタクトホール４０が形成
される。そして、コンタクトホール４０の内部および絶
縁膜３の表面上にスパッタ法ｊこよりチタニウム層３０
ａが堆積される。

次に、４１８図を参照して、窒素雰囲気中でＲＴＰ　（
Ｒａｐｉｄ　　Ｔｈｅｒｍａｌ　　ＰｒｏｃｅＳＳ）法
を用いてチタニウムＮ　３０　ａを窒化し、窒化チタニ
ウム層３０を形成する。ＲＴＰ法は強力な加熱ランプを
用いて急速加熱し、窒化反応を生じさせる方法である。

この窒化処理の際、チタニウム層３０ａとシリコン基板
２（不純物領域１）との接触部分ではチタニウムとシリ
コンとの反応によってチタンシリサイド層２０が形成さ
れる。

さらに、第４Ｃ図を参照して、窒化チタニウム層３０の
表面上に再度チタニウム層３０ａを堆積する。

その後、第４Ｄ図を参照して、ＲＴＰ法を用いて窒化雰
囲気中でチタニウム層３０ａを窒化する。

この窒化処理により、チタニウム層３０ａが窒化チタニ
ウム層に変化し、下層の窒化チタニウム層と合わせて所
定の膜厚の窒化チタニウム層３０が形成される。この窒
化チタニウム層３０がバリヤメタル層を構成する。

次に、第４Ｅ図を参照して、窒化チタニウム層３０の表
面上に膜厚５０００〜１００ＯＯＡのＡ麩−５ｉ−Ｃｕ
層３１を形成する。さらにＡＱ−５ｉ−Ｃｕ層３１の表
面上にアモルファスシリコン層３２をスパッタ法を用い
て堆積する。そして、フォトリングラフィ法およびエツ
チング法を用いてアモルファスシリコン層３２、Ａｍ−
３ｉ　−Ｃ１層３１および窒化チタニウム層３０を所定
の配線形状にパターニングする。アモルファスシリコン
層３２はフッ素系のエツチングガス（たとえば、ＣＦ４
＋０２）を用いてエツチングされる。また、Ａｌｔ−３
ｉ−Ｃｕ層３１は塩素系のエツチングガス（たとえば、
ＢｃＱ−ｓ＋ｃＱ、２）を用いてエツチングされる。

以上の工程により、配線部において窒化チタニウム層／
ＡＱ−５ｉ−Ｃｕ層／アモルファスシリコン層の３層構
造を有し、コンタクト部において、チタンシリサイド層
／窒化チタニウム層／Ａ１５ｉ−Ｃｕ層／アモルファス
シリコン層の４層構造を有する配線層を形成する。

また、第５図に示すように、配線層のパターニング後、
最上層の反射防止膜（アモルファスシリコン層）３２を
除去しても構わない。この場合、アモルファスシリコン
層３２はエツチング除去されるが、下層のＡ（ｊ−Ｓｉ
−Ｃｕ層３１は選択比が異なるためオーバエンチングか
防止される。

さらに、反射防止膜としてアモルファスシリコンを用い
た場合には、たとえばＡｎ−５ｉ（４５％）を用いた場
合に比べ、半導体装置の動作中における配線層の発熱に
より、下層のＡＱ−３ｉ−Ｃｕ層３１内にシリコンの析
出が生じることを防止する効果を奏する。

このように、本発明による半導体装置の配線構造は、配
線部において３層積層構造とし、最上層に反射防止膜を
備えている。反射防止膜はフォトリソグラフィ法を用い
た配線層のパターニング時において露光光線の散乱を防
止し、配線パターンの微細化を実現する。また、コンタ
クト部において４層積層構造とし、下層側からシリサイ
ド層、バリヤメタル層を備えている。シリサイド層はシ
リコン導電層と配線層との間の良好なオーミックコンタ
クトを実現し、さらにバリヤメタル層は両層間に生じる
シリコンノジュールの析出を防止し、コンタクト特性を
向上させる。したがって、本発明による配線構造を備え
た半導体装置は配線層の信頼性が向上する。

〔発明の効果］ 以上のように、本発明による半導体装置は、その配線層
として高導電性を何しエレクトロマイグレーション耐性
に優れたアルミニウム合金層と、このアルミニウム合金
層と下層の導電層表面とのコンタクト部においてこの両
者の間に介在することによってコンタクト抵抗の増大を
防止するバリヤメタル層と、配線層のパターニング工程
において露光光線の乱反射を防止し、パターニング精度
を向上し得る反射防止膜とを積層した３層構造で１１が
成しているので、製造上および動作特性上高い信頼性を
有する配線層を有する半導体装置を得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＤＲＡＭのメモリセルの
断面構造図である。第２図は、第１図に示したメモリセ
ルの平面構造図である。第３図は、第１図に示したメモ
リセルに含まれる補助ワード線の断面構造を模式的に示
した断面模式図である。 第４Ａ図、第４Ｂ図、Ｔ４４Ｃ図、第４Ｄ図および第４
Ｅ図は、本発明の二実施例の配線構造の製造工程を順に
示した製造工程断面図である。第５図は、第４Ｅ図に示
した製造工程に引き続いて行なわれる製造工程断面図で
ある。第６図は、反射防止膜として用いられるアモルフ
ァスシリコンの光反射率と膜厚との関係を示す相関図で
ある。 第７図は、従来の半導体装置に用いられる配線層の一例
を示す断面（１ζ造図である。第８図は、従来の配線層
の第２の例を示す断面構造図である。 図において、５は配線層、６はバリヤメタル層、７はア
ルミニウム合金層、８は反射防止膜、１２ａ、１２ｂ、
１２ｃ、１２ｄは補助ワード線、２０はシリサイド層を
示している。 なお、 示す。 図中、 同一符号は同一または相当部分を め３区 易４Ａ圀 お４Ｂの 衿５回 祐６０ 諜、ｉに） Ｒｅｌａｔｉｖ　Ｐｅｆｌｓｃ＋１ｖｉｔｙ　Ｉ工Ａｔ
−５：　　（１’／６１　Ｌ　ｔｏｏｔＣｌ；　ｉゲ自
＊及ｔｉｔ第４Ｄの 衿７ｎ 第８の

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に絶縁層を介して積層された複数の
   配線層からなる多層配線構造を有する半導体装置におい
   て、 前記複数の配線層のうち少なくとも１つが前記半導体基
   板側からバリヤメタル層、アルミニウム合金層、反射防
   止膜とを順次積層した構造からなることを特徴とする、
   半導体装置。
2. （２）シリコン導電層表面に形成された絶縁層上に延び
   て形成され、かつ前記絶縁層中に形成され前記シリコン
   導電層表面に達する開孔部を介して前記シリコン導電層
   表面に接続された多層積層構造を有する配線層を備えた
   半導体装置の製造方法であって、 前記開孔部内に露出した前記シリコン導電層の表面上お
   よび前記絶縁層の表面上にバリヤメタル層を形成する工
   程と、 前記バリヤメタル層の表面上にアルミニウムを含む金属
   層を形成する工程と、 前記金属層の表面に反射防止膜を形成する工程と、 前記反射防止膜上にフォトリソグラフィ法を用いて所定
   の配線パターンを有するマスクを形成する工程と、 前記マスクを用いて前記反射防止膜、前記金属層および
   前記バリヤメタル層を所定の形状にパターニングする工
   程と、 パターニングされた前記反射防止膜を除去する工程とを
   備えた、半導体装置の製造方法。