JPS5857746A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPS5857746A JPS5857746A JP56156684A JP15668481A JPS5857746A JP S5857746 A JPS5857746 A JP S5857746A JP 56156684 A JP56156684 A JP 56156684A JP 15668481 A JP15668481 A JP 15668481A JP S5857746 A JPS5857746 A JP S5857746A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silicon
- transistor
- region
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 35
- 108091006146 Channels Proteins 0.000 claims description 27
- 239000013078 crystal Substances 0.000 claims description 8
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 7
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 7
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 239000003989 dielectric material Substances 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 abstract 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 abstract 1
- 238000000137 annealing Methods 0.000 abstract 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 239000005360 phosphosilicate glass Substances 0.000 abstract 1
- 230000001376 precipitating effect Effects 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 244000005700 microbiome Species 0.000 description 1
- NBJBFKVCPBJQMR-APKOLTMOSA-N nff 1 Chemical compound C([C@H](NC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@@H]1CCCN1C(=O)[C@H](CCCCN)NC(=O)[C@@H]1CCCN1C(=O)CC=1C2=CC=C(C=C2OC(=O)C=1)OC)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)NCC(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCCNC=1C(=CC(=CC=1)[N+]([O-])=O)[N+]([O-])=O)C(=O)NCC(O)=O)C1=CC=CC=C1 NBJBFKVCPBJQMR-APKOLTMOSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は５ＰＩＩチヤネル電界効果トランジスタとｎｍ
チャネル電界効果トランジスタを伴せ形成してなる相補
型半導体に関するものである。
チャネル電界効果トランジスタを伴せ形成してなる相補
型半導体に関するものである。
ｘｐから成るＣ ｋｏ Ｓ （ｇｏｍｐ ｌｅｍｅｎ
ｔ ａｒｙ Ｎｅ ｔ ａ ＩＣ）ｘｉｄ Ｅｊｅｍｉ
ｃｏｎｄｕｃｔｏｒ）がよく仰られている・従来のＣＭ
Ｏ８ｆｉ、シリコン単結晶基板上の一部にその基板の導
嶌夕１ブとは極性の異なる鋤板（Ｆ９ｒ蘭ワエル）を鹸
け、基板領域又はシェル領域のｈずれかにｐ型チャネル
Ｍ（７Ｓ）ランジスタを設は他方にはｎ型チャネルＭＯ
Ｓトランジスタをそれぞれ設けて形成してｈた・しかる
にこうした従来捕造では１次に示すような欠点を有して
ｈた・翫ｉ ＧＣｈ ｐ 型チャネルトランジスタとｎ
型チャネルトランジスタとの間にウェルを介してバイボ
ー２トランジスタが寄生的に形成されることがめげられ
る。これはｓＷｔｒＭの入力時にサージ電圧が加わると
、多数キャリアが発生しンース又はドレインのｐＨ合に
順方向のバイアスが印加され、基体又はシェル中に電流
が流九る現象（所謂ラッチアップ）が生じＪＩＪｂとｂ
う欠点和結びつぐ、このラッチアップ現象を防止するた
めにｐ型チャネルトランジスタおよびｎ１Ｍチャネルト
ランジスタの形成領域間の距離を１Ｇ７ｊｍ以上随した
夛、それぞれの領域の囲りにガードリング層を設けたり
する手法が従来採用されて騒たが、好ましい結果を得て
はいな−、その理由Ｖ！種々あるが、第１Ｆｉ集積回路
のチップ画積の増加を招き、高集積化や高密度化が困鼎
となることであシ、第２Ｖｉｐ型およびｎ疲の拡散領域
が多く存在するために、寄生のｐｎ接合が増え、高速化
の障害となること、であろう。
ｔ ａｒｙ Ｎｅ ｔ ａ ＩＣ）ｘｉｄ Ｅｊｅｍｉ
ｃｏｎｄｕｃｔｏｒ）がよく仰られている・従来のＣＭ
Ｏ８ｆｉ、シリコン単結晶基板上の一部にその基板の導
嶌夕１ブとは極性の異なる鋤板（Ｆ９ｒ蘭ワエル）を鹸
け、基板領域又はシェル領域のｈずれかにｐ型チャネル
Ｍ（７Ｓ）ランジスタを設は他方にはｎ型チャネルＭＯ
Ｓトランジスタをそれぞれ設けて形成してｈた・しかる
にこうした従来捕造では１次に示すような欠点を有して
ｈた・翫ｉ ＧＣｈ ｐ 型チャネルトランジスタとｎ
型チャネルトランジスタとの間にウェルを介してバイボ
ー２トランジスタが寄生的に形成されることがめげられ
る。これはｓＷｔｒＭの入力時にサージ電圧が加わると
、多数キャリアが発生しンース又はドレインのｐＨ合に
順方向のバイアスが印加され、基体又はシェル中に電流
が流九る現象（所謂ラッチアップ）が生じＪＩＪｂとｂ
う欠点和結びつぐ、このラッチアップ現象を防止するた
めにｐ型チャネルトランジスタおよびｎ１Ｍチャネルト
ランジスタの形成領域間の距離を１Ｇ７ｊｍ以上随した
夛、それぞれの領域の囲りにガードリング層を設けたり
する手法が従来採用されて騒たが、好ましい結果を得て
はいな−、その理由Ｖ！種々あるが、第１Ｆｉ集積回路
のチップ画積の増加を招き、高集積化や高密度化が困鼎
となることであシ、第２Ｖｉｐ型およびｎ疲の拡散領域
が多く存在するために、寄生のｐｎ接合が増え、高速化
の障害となること、であろう。
こうした従来構造の欠点を改善する方法として８０８
（８ｉ１ｉｃｏｎ ｏｎ ８ａｐｐｈｉｒｅ）基板を使
用した０ＭＯ８が提案されている。しかしこのようなＪ
！！穏基板基板に成長させたエピタキシャルシリコン瞑
には、高密度の欠陥が存在し、欠陥を起因とし九接合リ
ークが発生し易ＩＡことがあシ、更には８０８基板の鳥
価格化等々の問題もあるので、特殊な用途のみに使用さ
れて匹るに過ぎなかり友・これらＯ問題点の−〈つかを
解決する丸めＫ。
（８ｉ１ｉｃｏｎ ｏｎ ８ａｐｐｈｉｒｅ）基板を使
用した０ＭＯ８が提案されている。しかしこのようなＪ
！！穏基板基板に成長させたエピタキシャルシリコン瞑
には、高密度の欠陥が存在し、欠陥を起因とし九接合リ
ークが発生し易ＩＡことがあシ、更には８０８基板の鳥
価格化等々の問題もあるので、特殊な用途のみに使用さ
れて匹るに過ぎなかり友・これらＯ問題点の−〈つかを
解決する丸めＫ。
さら（部分的に形成した非晶１ｍ電体験を有するシリコ
ン基板を用すて、非晶質＃Ｓ電体膜上に堆積した多結晶
シリコンを電界効果トランジスタのソース・ドレイン領
域としたＣｈＯ８ｇＨ造が提案されるに到りた。これは
ＢＯ−０ＭＯ８（！！ｕｒｉｅｄ Ｕ−ｘｉｄｅ ０Ｍ
Ｏ８）と称されており１例えばジャパニーズ・ジャーナ
ル・オプ・ア７゛ライド・フィジイックス（Ｊａｐａｎ
ｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ １ｅｄＰｈ
ｙｓｉｃｓ）誌、１９７９年、第１８°巻、４５頁〜５
゜頁に報告されている。しかしこうした従来の所謂ＢＯ
ＣＭＣ）８４４成では、−載体表面に堆積されたシリコ
ンは多結晶型であるために、スイッチング速度を決める
トランジスタのチャネル領域又はその一部に使用するこ
とは困難であり、″また単結晶と多結晶シリコンとのｒ
Ｅ！Ｊに、遷移髄域が存在するので素子数ｇ［時に余裕
を見込む必要が生じ、素子の微細化に対して欠点となっ
ていた。
ン基板を用すて、非晶質＃Ｓ電体膜上に堆積した多結晶
シリコンを電界効果トランジスタのソース・ドレイン領
域としたＣｈＯ８ｇＨ造が提案されるに到りた。これは
ＢＯ−０ＭＯ８（！！ｕｒｉｅｄ Ｕ−ｘｉｄｅ ０Ｍ
Ｏ８）と称されており１例えばジャパニーズ・ジャーナ
ル・オプ・ア７゛ライド・フィジイックス（Ｊａｐａｎ
ｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ １ｅｄＰｈ
ｙｓｉｃｓ）誌、１９７９年、第１８°巻、４５頁〜５
゜頁に報告されている。しかしこうした従来の所謂ＢＯ
ＣＭＣ）８４４成では、−載体表面に堆積されたシリコ
ンは多結晶型であるために、スイッチング速度を決める
トランジスタのチャネル領域又はその一部に使用するこ
とは困難であり、″また単結晶と多結晶シリコンとのｒ
Ｅ！Ｊに、遷移髄域が存在するので素子数ｇ［時に余裕
を見込む必要が生じ、素子の微細化に対して欠点となっ
ていた。
本発明はｐ型チャネル−界効果トランジスタおよび０型
チヤネル屯界効果トランジスタを伴せ形成して成る相補
型半導体装置において、単結晶シリコン基板上に部分的
に設けた非晶質誘電体と前記シリコン基板表面および前
記非晶質誘電体又はその一部を含むように成長したシリ
コン単結晶膜とから構成され、前記非晶質１ｌＩＩＥ体
上に堆積したシリコン単結、ａｌｌ［に前記９社チャネ
ルトランジスタのソース拡散領域、ドレイン拡散領域、
ゲート領域の少くともいずれか１つ、もしくはｎ型チャ
ネルトランジ・スタのソース拡散領域、ドレイン拡散領
域、ゲート領域の少くともいずれか１つを設けたことを
特徴とする相補型半導体装置を提供するものである− 以下１図を用すて従来のＢＯ−ＣＭＵＳ構成と本発Ｑｌ
ｉｌｌｌ成とを比較し、詳しく説明する・耐１図は、従
来のＢＯ−０ＭＯ８構成の特徴を説明するために示した
ＣＭ（ＪＳインバータの模式的断面図ｉ図である・通常
、１がｎｆｆ１シリコン基板、２が９１Ｍウェル、３が
非晶質誘電体膜−えはシリコンの酸化膜、４が単結畠シ
リコン膜、５がエピタキシャル成長時に堆積された多結
晶シリコン−１６がフィールド酸化膜、７がゲート酸化
１に、８がａＷｉチャネルＭＯ８）ランジスタのゲート
用多結晶シリコン、９がそのソース・ドレイン拡散祐域
、１０がＰＪｆｌチャネルλ１０８トランジスタのゲー
ト用多結晶シリコン、１１がそのソース・ドレイン拡り
領域で、１２が層間絶縁膜例えばＣＶＤ法によるＰ８Ｇ
＠、そして１３がコンタクト穴の上に配騙されるアルミ
ニウム、という構成が多用されてしる・こうした従来の
ＢＯ−ＣＭＯ８Ｆ４成はトランジスタのソース・ドレイ
ンの大部分が誘電体である酸化膜を介して基板と接続さ
れていることが特徴的であり、このため接合ｕ １７が
低減され＠ｆｄｈ速動作が期待される・しかるｒｃｔｓ
ｍ体上＃ｃｊｌｌ横されたシリコン膜は多結晶であるが
故に、スイッチング特注に著しい影響を及ｔｚすキャリ
ア移動度が小さく、チャネル領：或もしくはその一部に
使用することは困難である・ それに対して第２図は本発明の特徴的な構成を第１図に
対比して示した模式的断面図でおり、飼えば、１０１が
ｎ型シリコン基板、１０２がｐ＾Ｖつニル、１０３が非
晶質誘電体内えばシリコンの酸化膜、１Ｇ４が多結晶シ
リコン膜、１０５がゲート酸化１［，１０６がｎ１ｊｌ
チャネルＭＯ８）ランジスタのゲート用多結晶シリコン
、１０７がそのソース・ドレイン拡散領域で、１０８が
ｐ型チャネルＭＯ８）７ンジスタのゲート用多結晶シリ
コン。
チヤネル屯界効果トランジスタを伴せ形成して成る相補
型半導体装置において、単結晶シリコン基板上に部分的
に設けた非晶質誘電体と前記シリコン基板表面および前
記非晶質誘電体又はその一部を含むように成長したシリ
コン単結晶膜とから構成され、前記非晶質１ｌＩＩＥ体
上に堆積したシリコン単結、ａｌｌ［に前記９社チャネ
ルトランジスタのソース拡散領域、ドレイン拡散領域、
ゲート領域の少くともいずれか１つ、もしくはｎ型チャ
ネルトランジ・スタのソース拡散領域、ドレイン拡散領
域、ゲート領域の少くともいずれか１つを設けたことを
特徴とする相補型半導体装置を提供するものである− 以下１図を用すて従来のＢＯ−ＣＭＵＳ構成と本発Ｑｌ
ｉｌｌｌ成とを比較し、詳しく説明する・耐１図は、従
来のＢＯ−０ＭＯ８構成の特徴を説明するために示した
ＣＭ（ＪＳインバータの模式的断面図ｉ図である・通常
、１がｎｆｆ１シリコン基板、２が９１Ｍウェル、３が
非晶質誘電体膜−えはシリコンの酸化膜、４が単結畠シ
リコン膜、５がエピタキシャル成長時に堆積された多結
晶シリコン−１６がフィールド酸化膜、７がゲート酸化
１に、８がａＷｉチャネルＭＯ８）ランジスタのゲート
用多結晶シリコン、９がそのソース・ドレイン拡散祐域
、１０がＰＪｆｌチャネルλ１０８トランジスタのゲー
ト用多結晶シリコン、１１がそのソース・ドレイン拡り
領域で、１２が層間絶縁膜例えばＣＶＤ法によるＰ８Ｇ
＠、そして１３がコンタクト穴の上に配騙されるアルミ
ニウム、という構成が多用されてしる・こうした従来の
ＢＯ−ＣＭＯ８Ｆ４成はトランジスタのソース・ドレイ
ンの大部分が誘電体である酸化膜を介して基板と接続さ
れていることが特徴的であり、このため接合ｕ １７が
低減され＠ｆｄｈ速動作が期待される・しかるｒｃｔｓ
ｍ体上＃ｃｊｌｌ横されたシリコン膜は多結晶であるが
故に、スイッチング特注に著しい影響を及ｔｚすキャリ
ア移動度が小さく、チャネル領：或もしくはその一部に
使用することは困難である・ それに対して第２図は本発明の特徴的な構成を第１図に
対比して示した模式的断面図でおり、飼えば、１０１が
ｎ型シリコン基板、１０２がｐ＾Ｖつニル、１０３が非
晶質誘電体内えばシリコンの酸化膜、１Ｇ４が多結晶シ
リコン膜、１０５がゲート酸化１［，１０６がｎ１ｊｌ
チャネルＭＯ８）ランジスタのゲート用多結晶シリコン
、１０７がそのソース・ドレイン拡散領域で、１０８が
ｐ型チャネルＭＯ８）７ンジスタのゲート用多結晶シリ
コン。
１０９がそのソース・ドレイン拡散領域、１１０が層関
絶縁娯、１１１がアルミニウム、という構成が好都合で
ある・ここで露出したシリコン基板表面に近接した非晶
＊１１１１Ｅ体１０３の少くとも一部に多結晶シリコン
−が堆積されて−ることが′＃値的で、これはエピタキ
シャルシリコン成長時Ｋ。
絶縁娯、１１１がアルミニウム、という構成が好都合で
ある・ここで露出したシリコン基板表面に近接した非晶
＊１１１１Ｅ体１０３の少くとも一部に多結晶シリコン
−が堆積されて−ることが′＃値的で、これはエピタキ
シャルシリコン成長時Ｋ。
たトエばジクロルシラン（Ｓｉｆ′１ｆＣ１ｔ ）のよ
うな塩素が含まれ友ソースガスを水素をキャリアガスと
して反応チャンバーに導入することＫよって実現できる
。
うな塩素が含まれ友ソースガスを水素をキャリアガスと
して反応チャンバーに導入することＫよって実現できる
。
こうして得た本発明の構成では、非晶質誘電体上のシリ
コン＃ＩＩｉにソース・ドレイン領域のみならず、チャ
ネル領域もしくはその一部をも形成しであることになる
ため、従来のＢＯ−ＣＭ（７８と比較してソース・ドレ
インｉ［埴の接合面積は少〈なシ、拡散答綾の低下がよ
ル以上可能となシ、さらに単結晶シリコンと多結晶シリ
コンとの遷移領域が存在しないので素子の微細化をも同
時に実現できる利点を得る。第３図（ａ）（ｂ）（ｃ）
は本発明構成の他のガを示した模式的な断面図である０
図中ｘＦｉｐ型チャネルＭＯ８）ランジスタ領域、Ｙは
ａｌｌチャネルＭｖｓト＞ンジスタ領域を示しており、
さらＫＡは戒Ｗ４圧ＶＤＤを、Ｂはインバータ出力Ｖｏ
を、 Ｃ−は接地電圧ＶＧＮＤをそれぞれ示しさらＫｌ
）はｎ型チャネルトランジスタの基板電位で通常ＶＤＤ
と同−位にして用いられ、Ｅｄｎ型チャネルトランジス
タの基板電位で通常ＶＧＮＤと同電位にして用いられて
いる・第３図（ａ）に示した実施列は、籐２図に示した
実施列のようにｐ型ウェル１０２を用匹たｐΩ接合によ
りてｎ型チャネルトランジスタの基板を分離して−るの
ではなく。
コン＃ＩＩｉにソース・ドレイン領域のみならず、チャ
ネル領域もしくはその一部をも形成しであることになる
ため、従来のＢＯ−ＣＭ（７８と比較してソース・ドレ
インｉ［埴の接合面積は少〈なシ、拡散答綾の低下がよ
ル以上可能となシ、さらに単結晶シリコンと多結晶シリ
コンとの遷移領域が存在しないので素子の微細化をも同
時に実現できる利点を得る。第３図（ａ）（ｂ）（ｃ）
は本発明構成の他のガを示した模式的な断面図である０
図中ｘＦｉｐ型チャネルＭＯ８）ランジスタ領域、Ｙは
ａｌｌチャネルＭｖｓト＞ンジスタ領域を示しており、
さらＫＡは戒Ｗ４圧ＶＤＤを、Ｂはインバータ出力Ｖｏ
を、 Ｃ−は接地電圧ＶＧＮＤをそれぞれ示しさらＫｌ
）はｎ型チャネルトランジスタの基板電位で通常ＶＤＤ
と同−位にして用いられ、Ｅｄｎ型チャネルトランジス
タの基板電位で通常ＶＧＮＤと同電位にして用いられて
いる・第３図（ａ）に示した実施列は、籐２図に示した
実施列のようにｐ型ウェル１０２を用匹たｐΩ接合によ
りてｎ型チャネルトランジスタの基板を分離して−るの
ではなく。
非晶質錦域体１ｉｄ１０３を介して基板分離しているこ
とを特徴として＾る１萬３図（ｂ）に示した実ｍ例はｐ
智チャネルトランジスタを形成すべきＸ領域における非
晶質Ｓｔ体１０３の窓開は部分を大きくシ、ｐＩＩｋト
ランジスタを形成すべきａｌｌｌ基体１０４が低抵抗の
シリコン基板２０１と接触できるようにしたもので、電
源電圧ＶＤＤが低抵抗シリコン基板端子りに印加しても
電圧降下が小さく、スイッチング速度もよ〕速くなると
いう効果を有する。ｔた窓開は寸法がトランジスタのゲ
ート寸法よ）−太き一場合にはトランジスタのドレイン
領域は非晶質誘電体上に形成し、ソース領域を窓開は部
分の一部に配置することにより、ソースに印加される電
界はｌ！効的には小さく、拡散容量の増大はまぬがれる
・第３図（ｃ） Ｋ示した実施例はＤ置チャンネルトラ
ンジスタの基板配線をもシリコン基板の一部１０２で行
うことを考慮したものでそれぞれのトランジスタのソー
ス領域は窓開は部分の１％に配置し、拡散容量の増大を
防止している。Ｋ ３１１４ （ａ） （ｂ） （ｃ）
各図に味発明によるＣＭＯ８構威〇−例を示したが、非
晶質誘電体上に琳結晶シリコン膜が堆積し、その領域を
トランジスタの一部もしくは全部に利用していることが
、これら（共通する特徴に他ならなり、この結果拡散容
量は８０８並みで、電子移＃ｂ度やリークｗＬ流はシリ
コン基板を用すたｎチャネルＭＯ８並みとなプ、極めて
高速で且つ高信頼性の素子を得ることが可能となる。
とを特徴として＾る１萬３図（ｂ）に示した実ｍ例はｐ
智チャネルトランジスタを形成すべきＸ領域における非
晶質Ｓｔ体１０３の窓開は部分を大きくシ、ｐＩＩｋト
ランジスタを形成すべきａｌｌｌ基体１０４が低抵抗の
シリコン基板２０１と接触できるようにしたもので、電
源電圧ＶＤＤが低抵抗シリコン基板端子りに印加しても
電圧降下が小さく、スイッチング速度もよ〕速くなると
いう効果を有する。ｔた窓開は寸法がトランジスタのゲ
ート寸法よ）−太き一場合にはトランジスタのドレイン
領域は非晶質誘電体上に形成し、ソース領域を窓開は部
分の一部に配置することにより、ソースに印加される電
界はｌ！効的には小さく、拡散容量の増大はまぬがれる
・第３図（ｃ） Ｋ示した実施例はＤ置チャンネルトラ
ンジスタの基板配線をもシリコン基板の一部１０２で行
うことを考慮したものでそれぞれのトランジスタのソー
ス領域は窓開は部分の１％に配置し、拡散容量の増大を
防止している。Ｋ ３１１４ （ａ） （ｂ） （ｃ）
各図に味発明によるＣＭＯ８構威〇−例を示したが、非
晶質誘電体上に琳結晶シリコン膜が堆積し、その領域を
トランジスタの一部もしくは全部に利用していることが
、これら（共通する特徴に他ならなり、この結果拡散容
量は８０８並みで、電子移＃ｂ度やリークｗＬ流はシリ
コン基板を用すたｎチャネルＭＯ８並みとなプ、極めて
高速で且つ高信頼性の素子を得ることが可能となる。
これらの実施列のなさでも、特に第３図（ｂ）およびｆ
ｓ３図（ｃ）に示し九構成は、従来のＢＯ−ＣＭＯ＝８
法を用すて実現することは極めて困難な構成であろう、
すなわち誘電体上あるいＦｉ銹電体側面に堆積されたシ
リコンは従来のＢＵ−ＣＭＯ８では多結晶あるいは多結
晶・単結晶の遷移状！１にあり、トランジスタのチャネ
ルとして適用することはトランジスタの特性を低下させ
る原因となるからである・ このように１本発明を用することにより従来の所ｗ４ｃ
ＭＯ８）ランジスタでは成し得なかつた隔速化を計るこ
とができ、従来の所Ｂｓｕｓトランジスタでは成し得な
かった高信頼性、低価格化を実現可能とし、しかも烏装
置化や高集積化を容易に行うことができる等１本発明は
極めて有効性が高いことがわかる拳さらに本発ｌＩＯ特
許請求の範囲の記載からも判るように、非晶質ＩＷＩＥ
体上に堆積された単結晶性シリコンは、ゲート領域やソ
ース・ドレイン領域のいずれにも用いることが可能であ
シ、第２図及び第３図（ａ）（ｂ）（ｃ）に例として示
した実ｊＩＩ内の構成に限定されるものではなり。
ｓ３図（ｃ）に示し九構成は、従来のＢＯ−ＣＭＯ＝８
法を用すて実現することは極めて困難な構成であろう、
すなわち誘電体上あるいＦｉ銹電体側面に堆積されたシ
リコンは従来のＢＵ−ＣＭＯ８では多結晶あるいは多結
晶・単結晶の遷移状！１にあり、トランジスタのチャネ
ルとして適用することはトランジスタの特性を低下させ
る原因となるからである・ このように１本発明を用することにより従来の所ｗ４ｃ
ＭＯ８）ランジスタでは成し得なかつた隔速化を計るこ
とができ、従来の所Ｂｓｕｓトランジスタでは成し得な
かった高信頼性、低価格化を実現可能とし、しかも烏装
置化や高集積化を容易に行うことができる等１本発明は
極めて有効性が高いことがわかる拳さらに本発ｌＩＯ特
許請求の範囲の記載からも判るように、非晶質ＩＷＩＥ
体上に堆積された単結晶性シリコンは、ゲート領域やソ
ース・ドレイン領域のいずれにも用いることが可能であ
シ、第２図及び第３図（ａ）（ｂ）（ｃ）に例として示
した実ｊＩＩ内の構成に限定されるものではなり。
次に本発明の実施岡をその製造の一列と共に図を使って
更に詳細＃／ｃ鋭羽する。第４図（ａ）（ｂ）（ｃ）（
ｄ）の各図は本発明を実現するためのＣ皿ＯＳインバー
タ回路の製造プロセスを順を追って示したもので＆ ｆ
ｉｌｌシリコン基板４１に熱酸化法によって約５００Ｏ
Ａ（Ｄ＠化＠４２を形成し、たとえば通常の写真蝕刻技
術とエツチング法（よりトランジスタのゲート領竣とな
すべき領域のシリコン酸化膜を除去する。その後たとえ
ば水素をキャリアガスとし、ジ・クロルシラン（Ｅ３１
）４Ｃ１ｌ）をソースガスとして反忠糸内に導入し、
８０ ｔｏｒｒ８［の減圧下、１０８０℃の基板温度で
熱分牌によってシリコンのエピタキシャル成畏を行うと
、シリコン基板表Ｍおよび酸化ｌ［４２上の一部を含む
ように平滑なｎ型単結晶シリコン４３が堆積できる・仮
）Ｋエピタキシャルシリコン膜厚と撤化膜４２の膜厚と
の差へｔに比して、醸化１！［４２のパターン寸法ｔの
半分が同８度もしくはそれ以下の場合には酸化膜上のシ
リコンは単結晶状態で両側から接続され、酸化膜４２は
第５因で示されるように単結晶シリコンの中に埋め込ま
れる。第４図では酸化膜パターン寸法が比較的大きい場
合のＥ／１１″’ｃ’、ｇｒ４図（ａ）か得られる°０
次にゲート酸化膜４４を形成後１通常の′４Ｔｃ蝕刻技
術とイオン注入等の手段によシ＆ｔｔＩＪ１チャネルト
ランジスタを形成すべき領域のみの基板表面Ｋｐ型不純
物を制御して導入し、適当な熱処浬後、イオン注入によ
りて所望のａｔＬを有するｐ型ウェル領域４５を形成し
、その後、イオン注入によって所望のトランジスタしき
い値電圧値を得ゐ０次に多結晶シリコン４６とシリコン
窒化Ｉｌｌ！４７をたとえばＣＶＤ法で堆積し。
更に詳細＃／ｃ鋭羽する。第４図（ａ）（ｂ）（ｃ）（
ｄ）の各図は本発明を実現するためのＣ皿ＯＳインバー
タ回路の製造プロセスを順を追って示したもので＆ ｆ
ｉｌｌシリコン基板４１に熱酸化法によって約５００Ｏ
Ａ（Ｄ＠化＠４２を形成し、たとえば通常の写真蝕刻技
術とエツチング法（よりトランジスタのゲート領竣とな
すべき領域のシリコン酸化膜を除去する。その後たとえ
ば水素をキャリアガスとし、ジ・クロルシラン（Ｅ３１
）４Ｃ１ｌ）をソースガスとして反忠糸内に導入し、
８０ ｔｏｒｒ８［の減圧下、１０８０℃の基板温度で
熱分牌によってシリコンのエピタキシャル成畏を行うと
、シリコン基板表Ｍおよび酸化ｌ［４２上の一部を含む
ように平滑なｎ型単結晶シリコン４３が堆積できる・仮
）Ｋエピタキシャルシリコン膜厚と撤化膜４２の膜厚と
の差へｔに比して、醸化１！［４２のパターン寸法ｔの
半分が同８度もしくはそれ以下の場合には酸化膜上のシ
リコンは単結晶状態で両側から接続され、酸化膜４２は
第５因で示されるように単結晶シリコンの中に埋め込ま
れる。第４図では酸化膜パターン寸法が比較的大きい場
合のＥ／１１″’ｃ’、ｇｒ４図（ａ）か得られる°０
次にゲート酸化膜４４を形成後１通常の′４Ｔｃ蝕刻技
術とイオン注入等の手段によシ＆ｔｔＩＪ１チャネルト
ランジスタを形成すべき領域のみの基板表面Ｋｐ型不純
物を制御して導入し、適当な熱処浬後、イオン注入によ
りて所望のａｔＬを有するｐ型ウェル領域４５を形成し
、その後、イオン注入によって所望のトランジスタしき
い値電圧値を得ゐ０次に多結晶シリコン４６とシリコン
窒化Ｉｌｌ！４７をたとえばＣＶＤ法で堆積し。
写真蝕刻技術およびエツチング技術とを用いてｐ星基板
上（形成すべきｎ型チャネルトランジスタのゲートに相
当するシリコン窒化、１Ｉ４７と多結晶シリコン４６と
を連続的にエツチングして形成する６次にヒ素又はリン
等のｎ型導電性を生ぜしめる不純物を１０ｃｍ 以上
のドーズ量でイオン注入してｎ型チャネルトランジスタ
のソース・ドレイン領域４８を形成し、＠４図（ｂ）を
得る。続すて熱陵化処理を施して、ソース・ドレイン領
域４８の上にのみ３００ＯＡｌｌｆの酸化膜を形成する
・次にシリコン窒化！［４７を全ｆ的に除去し、ボロン
等のｐＦＪ導電性を生ぜしめる不純物を拡散すると多結
晶シリコンはｐ型の導！！性を呈し、低抵抗化される６
次Ｋｐ型チャネルトランジスタのゲートに相当する多結
晶シリコン４６を同様な写真蝕刻技術とエツチング技術
とを用いてパターン化し続すてポロン等のｐ型導電性を
生ぜしめる不純物をイオン注入してｐ型チャネルトラン
ジスタのソース・ドレイン領域４９を形成すると１１１
４図（ｃ）を得る・適当な熱処理を行うととＫよりイオ
ン注入による損障を回復させた後１ｗＩ関絶縁慣として
Ｐ８Ｇｉ［５０をたとえばＣＶＤ法で准覆し１表面の平
滑化を計る・次にコンタクトホールのパターン化を行ｔ
Ａ、導電性材料たとえばアルミニタム５１を破着させ、
配線電極のパターン化を行い。
上（形成すべきｎ型チャネルトランジスタのゲートに相
当するシリコン窒化、１Ｉ４７と多結晶シリコン４６と
を連続的にエツチングして形成する６次にヒ素又はリン
等のｎ型導電性を生ぜしめる不純物を１０ｃｍ 以上
のドーズ量でイオン注入してｎ型チャネルトランジスタ
のソース・ドレイン領域４８を形成し、＠４図（ｂ）を
得る。続すて熱陵化処理を施して、ソース・ドレイン領
域４８の上にのみ３００ＯＡｌｌｆの酸化膜を形成する
・次にシリコン窒化！［４７を全ｆ的に除去し、ボロン
等のｐＦＪ導電性を生ぜしめる不純物を拡散すると多結
晶シリコンはｐ型の導！！性を呈し、低抵抗化される６
次Ｋｐ型チャネルトランジスタのゲートに相当する多結
晶シリコン４６を同様な写真蝕刻技術とエツチング技術
とを用いてパターン化し続すてポロン等のｐ型導電性を
生ぜしめる不純物をイオン注入してｐ型チャネルトラン
ジスタのソース・ドレイン領域４９を形成すると１１１
４図（ｃ）を得る・適当な熱処理を行うととＫよりイオ
ン注入による損障を回復させた後１ｗＩ関絶縁慣として
Ｐ８Ｇｉ［５０をたとえばＣＶＤ法で准覆し１表面の平
滑化を計る・次にコンタクトホールのパターン化を行ｔ
Ａ、導電性材料たとえばアルミニタム５１を破着させ、
配線電極のパターン化を行い。
水素中でアルミニタムとシリコンの合金化を施すと本発
明による構成の仕上り図の第４図（ｄ）を得る。そして
必ＩＩＫ応じてＣＶＤ法で保護膜を堆積させ、電極バッ
ド上の櫟１ｇ１５ｇを写真蝕刻技法にエツチング法によ
ル除去する。こうして得られた本発明のトランジスタ特
性は極めて良好で、例えばドレインリークを流はドレイ
ン電圧５ｖの時ジスタと同程度の憾を示したー 以上説明したように本発明の構成によれば、電圧の加わ
るドレイン拡散領域が基板および従来構成における所蒙
チャネルストッパー拡歌領斌から誘電的に分離されるた
め、拡散容量の大幅なる削減を可＃！にせしめ、高速動
作を実現でき、しか４黴細化を容易たらしめる利点をも
たらすことが明らかとなった。
明による構成の仕上り図の第４図（ｄ）を得る。そして
必ＩＩＫ応じてＣＶＤ法で保護膜を堆積させ、電極バッ
ド上の櫟１ｇ１５ｇを写真蝕刻技法にエツチング法によ
ル除去する。こうして得られた本発明のトランジスタ特
性は極めて良好で、例えばドレインリークを流はドレイ
ン電圧５ｖの時ジスタと同程度の憾を示したー 以上説明したように本発明の構成によれば、電圧の加わ
るドレイン拡散領域が基板および従来構成における所蒙
チャネルストッパー拡歌領斌から誘電的に分離されるた
め、拡散容量の大幅なる削減を可＃！にせしめ、高速動
作を実現でき、しか４黴細化を容易たらしめる利点をも
たらすことが明らかとなった。
なお、王妃の各夷１例としては非晶質誘電体としてシリ
コン−出城を用＾たものを説明してきたが、シリコン窒
化膜ヤＰ８Ｇ等を用−ても良く。
コン−出城を用＾たものを説明してきたが、シリコン窒
化膜ヤＰ８Ｇ等を用−ても良く。
その上に成長し九エピタキシャルシリコンの結晶性やそ
の効果についてめても同様に有効であった。
の効果についてめても同様に有効であった。
鮮１図は、従来ＯＢＣＩ−ＣＭＯ８構成の飼を示す多結
晶シリコンゲートＨＣｈａＯＳインバータの模式的断面
図で、諺２図は本発明の構成の一同を菖ＩＩｉ！ＪＫ対
比して示した模式的断面図である０図中の番号は。 １．１０１・−・シリコン基板、２，１０２−ｐｌｉｌ
ミラエル、１０３−一非晶質紡電体＠、４，１０４−・
エピタキシャルシリコン＠＊ ｓ−１結晶シリコン、６
・−フィールド酸化膜、７，１０５− ゲート酸化ｇ！
、８゜１０６・−ｎｆｆｌチャネルトランジスタのゲー
ト多結晶シリコン、９，１０７−ｎ雛チャネルトランジ
スタのソース・ドレイン拡散領域、１０．１０８・・・
ｐをチャネルトランジスタのゲート多結晶シリコン。 １１ｓ１０９＝ｐｌｉチヤネルト２ンジスタのソース・
ドレイン拡散領域、１２．１１０一層間絶縁膜。 １３．１１１・−アルミニウム２線、をそれぞれ示す・
謳３図（ａ）（ｂ）（ｃ）の各図は本発明の他の実施間
を示す模式的Ｉｔ ｒｆｉＩＡで１図中２０１は抵抗が
よ〕＃にいシリコン基板を示して匹る。 第４図は本発明の実−列についてそれを東男するための
製造工程の一例を工８順に示した断面図であり、図中の
番号は。 ４１ ・−・シ！Ｊ コア＆Ｄｉ、 ４２−＊Ａ！＃
１ｌｌＥ体候。 ４３・・・エピタキシャルシリコンｍｌ、４４−・ケー
ト数比＠、４５・・・ｐ型ウェル領域、４６−・・多結
晶シリコン、４７・・・シリコン窒化映、４８−・ｎ型
チャネルトランジスタのソース・ドレイン領域、４９・
・・ｐ蟹チャネルトランジスタのソース・ドレイン饋域
、ＳＯ−・・層間絶縁１ｉ、５１・・・金属配線、をそ
れぞれ示す。 語５図はエピタキシャルシリコン膜厚と醪ピ化膜厚との
差Δｔと酸化膜パターン寸法ｔとの間にΔｔ≧−という
関係がある場合のエピタキシャルシリコンの堆樵さ九た
形状を示したものである。 図中の番号・記号は。 ５１・−シリコン基板、５２−非晶質８Ｍ体膜。 ５３・・・エピタキシャルシリコン＆Ｉ。 Δを−・エピタキシャル７リコン１ＩＩＰＩｉ！Ｌと非
晶質窮電体編厚との差。 Ｌ・・・非晶質誘電体窓開は部にはさまれた非晶質パタ
ーン寸法、ｔ−それぞれ示す− 代理人 弁理士 Ｖ３ 原 晋 第 １ 図 鬼 ！ ぐ シ Ｃｂ） （Ｃン 第４図
晶シリコンゲートＨＣｈａＯＳインバータの模式的断面
図で、諺２図は本発明の構成の一同を菖ＩＩｉ！ＪＫ対
比して示した模式的断面図である０図中の番号は。 １．１０１・−・シリコン基板、２，１０２−ｐｌｉｌ
ミラエル、１０３−一非晶質紡電体＠、４，１０４−・
エピタキシャルシリコン＠＊ ｓ−１結晶シリコン、６
・−フィールド酸化膜、７，１０５− ゲート酸化ｇ！
、８゜１０６・−ｎｆｆｌチャネルトランジスタのゲー
ト多結晶シリコン、９，１０７−ｎ雛チャネルトランジ
スタのソース・ドレイン拡散領域、１０．１０８・・・
ｐをチャネルトランジスタのゲート多結晶シリコン。 １１ｓ１０９＝ｐｌｉチヤネルト２ンジスタのソース・
ドレイン拡散領域、１２．１１０一層間絶縁膜。 １３．１１１・−アルミニウム２線、をそれぞれ示す・
謳３図（ａ）（ｂ）（ｃ）の各図は本発明の他の実施間
を示す模式的Ｉｔ ｒｆｉＩＡで１図中２０１は抵抗が
よ〕＃にいシリコン基板を示して匹る。 第４図は本発明の実−列についてそれを東男するための
製造工程の一例を工８順に示した断面図であり、図中の
番号は。 ４１ ・−・シ！Ｊ コア＆Ｄｉ、 ４２−＊Ａ！＃
１ｌｌＥ体候。 ４３・・・エピタキシャルシリコンｍｌ、４４−・ケー
ト数比＠、４５・・・ｐ型ウェル領域、４６−・・多結
晶シリコン、４７・・・シリコン窒化映、４８−・ｎ型
チャネルトランジスタのソース・ドレイン領域、４９・
・・ｐ蟹チャネルトランジスタのソース・ドレイン饋域
、ＳＯ−・・層間絶縁１ｉ、５１・・・金属配線、をそ
れぞれ示す。 語５図はエピタキシャルシリコン膜厚と醪ピ化膜厚との
差Δｔと酸化膜パターン寸法ｔとの間にΔｔ≧−という
関係がある場合のエピタキシャルシリコンの堆樵さ九た
形状を示したものである。 図中の番号・記号は。 ５１・−シリコン基板、５２−非晶質８Ｍ体膜。 ５３・・・エピタキシャルシリコン＆Ｉ。 Δを−・エピタキシャル７リコン１ＩＩＰＩｉ！Ｌと非
晶質窮電体編厚との差。 Ｌ・・・非晶質誘電体窓開は部にはさまれた非晶質パタ
ーン寸法、ｔ−それぞれ示す− 代理人 弁理士 Ｖ３ 原 晋 第 １ 図 鬼 ！ ぐ シ Ｃｂ） （Ｃン 第４図
Claims (1)
- 【特許請求の範囲】 ｐ型チャネル電界効果トランジスタおよびｎ型チャネル
電界効果トランジスタを伴せ形成して成る相補型半導体
装置（おりて、単結晶シリコン基板上に部分的に設けた
非晶質鍔電体と前記シリコン基板表置および前記非晶質
誘電体又はその一部を含むように成長したシリコン単結
晶膜とから情成され、前記非晶質ｐｊ１／を体上に堆積
したシリコン単結晶膜に前記ｐ型チャネルトランジスタ
のソース拡散領域、ドレイン拡散領域、ゲート領域の少
くともいずれか１つ、もしくは態量チャネルトランジス
タのソース拡散領域、ドレイン拡散領域。 ゲート領域の少くともいずれか１つを設けた。ことを特
徴とする相補型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156684A JPS5857746A (ja) | 1981-10-01 | 1981-10-01 | 相補型半導体装置 |
| US06/395,110 US4637127A (en) | 1981-07-07 | 1982-07-06 | Method for manufacturing a semiconductor device |
| DE19823225398 DE3225398A1 (de) | 1981-07-07 | 1982-07-07 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156684A JPS5857746A (ja) | 1981-10-01 | 1981-10-01 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5857746A true JPS5857746A (ja) | 1983-04-06 |
Family
ID=15633061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156684A Pending JPS5857746A (ja) | 1981-07-07 | 1981-10-01 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231471A (ja) * | 1990-02-06 | 1991-10-15 | Agency Of Ind Science & Technol | 絶縁ゲート電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944554A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS556831A (en) * | 1978-06-29 | 1980-01-18 | Fujitsu Ltd | Complementary mis integrated circuit device |
-
1981
- 1981-10-01 JP JP56156684A patent/JPS5857746A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944554A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS556831A (en) * | 1978-06-29 | 1980-01-18 | Fujitsu Ltd | Complementary mis integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231471A (ja) * | 1990-02-06 | 1991-10-15 | Agency Of Ind Science & Technol | 絶縁ゲート電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6107125A (en) | SOI/bulk hybrid substrate and method of forming the same | |
| US4497106A (en) | Semiconductor device and a method of manufacturing the same | |
| JP2974211B2 (ja) | Ｓｏｉ半導体デバイス | |
| US5985708A (en) | Method of manufacturing vertical power device | |
| US4996575A (en) | Low leakage silicon-on-insulator CMOS structure and method of making same | |
| US6638807B2 (en) | Technique for gated lateral bipolar transistors | |
| US4660062A (en) | Insulated gate transistor having reduced channel length | |
| US4819037A (en) | Semiconductor device | |
| US4536947A (en) | CMOS process for fabricating integrated circuits, particularly dynamic memory cells with storage capacitors | |
| US4951113A (en) | Simultaneously deposited thin film CMOS TFTs and their method of fabrication | |
| JPH039631B2 (ja) | ||
| JPS61187224A (ja) | シリコン基板上に電界効果装置を製造する方法 | |
| US6633067B2 (en) | Compact SOI body contact link | |
| US4505026A (en) | CMOS Process for fabricating integrated circuits, particularly dynamic memory cells | |
| US6049496A (en) | Circuit and method for low voltage, current sense amplifier | |
| US4988638A (en) | Method of fabrication a thin film SOI CMOS device | |
| KR20000042385A (ko) | 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법 | |
| US5389561A (en) | Method for making SOI type bipolar transistor | |
| US5597738A (en) | Method for forming isolated CMOS structures on SOI structures | |
| US6104066A (en) | Circuit and method for low voltage, voltage sense amplifier | |
| US6060754A (en) | Circuit and method for gate-body structures in CMOS technology | |
| US4999691A (en) | Integrated circuit with stacked MOS field effect transistors | |
| JPS5857746A (ja) | 相補型半導体装置 | |
| JPS62136867A (ja) | 半導体装置 | |
| JP2777101B2 (ja) | トランジスタとその製造方法 |