KR20000042385A - 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 49
- 239000010703 silicon Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 230000000694 effects Effects 0.000 title abstract description 13
- 239000012212 insulator Substances 0.000 title abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 238000002955 isolation Methods 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 230000005669 field effect Effects 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 abstract description 5
- 239000011521 glass Substances 0.000 abstract description 2
- 125000005842 heteroatom Chemical group 0.000 abstract description 2
- 239000010453 quartz Substances 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering
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Abstract
본 발명은 상부 실리콘층의 두께 감소에 수반되는 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법을 제공하는데 그 목적이 있다. 본 발명은 SOI 웨이퍼의 상부 실리콘층과 매몰 절연막 사이에 전도층(예컨대, 도핑된 폴리실리콘막)을 삽입하고, 이 전도층을 통해 소자의 채널 영역의 전위를 제어함으로써 부동 몸체 효과를 제거하는 기술이다. 본 발명의 특징적인 실리콘 이중막 소자는, 기판; 상기 기판 상에 제공된 매몰 절연막; 상기 매몰 절연막 상에 제공되어 채널 영역의 전위를 조절하기 위한 전도층; 상기 전도층 상에 제공된 상부 실리콘층에 형성된 전계효과 트랜지스터; 및 상기 전계효과 트랜지스터 사이의 전기적 격리를 위하여 상기 전도층 상의 상기 상부 실리콘층 사이에 삽입된 제공되는 소자 분리막; 및 상기 소자 분리막을 관통하여 상기 전도층에 콘택되며, 소정 전원을 인가받는 전극을 포함하여 이루어진다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 부동 몸체 효과를 제거한 실리콘 이중막(silicon on insulator, 이하 SOI라 칭함) 소자 및 그 제조방법 실리콘 이중막 소자에 관한 것이다.
반도체 집적 회로의 고집적화, 고속화 및 저전력화 추세가 가속되고 있으며, 이러한 특성을 얻기 위한 과정에서 발생하는 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있다. 최근에 그 많은 대안들 중에 실리콘 기판/매몰 산화막(buried oxide)/상부 실리콘층으로 이루어진 SOI 웨이퍼를 이용하여 반도체 소자를 제조하는 기술이 주목을 받고 있다. 현재 SOI 소자는 상보형 금속산화물 반도체 인버터(CMOS inverter), 메모리 소자의 셀과 주변회로, 고속 저전압 회로, 주문자형 반도체 소자(ASIC), MML(Merged memory Logic) 회로 등에 널리 적용되고 있다.
SOI 웨이퍼를 이용하여 제조된 SOI 소자는 통상의 벌크(bulk) 웨이퍼를 이용하여 제조된 반도체 소자에 비해 작은 접합 정전용량(junction capacitance)에 따른 고속화, 메모리 소자에서 알파 입자(α-particle)에 의한 소프트 에러(soft error)의 감소 등의 장점을 갖고 있다.
SOI 소자를 이용하여 상기와 같은 장점들을 제대로 구현하기 위해서는 상부 실리콘층의 두께가 100nm 이하이어야 한다. 그러나, 상부 실리콘층의 두께가 얇은 경우에는 채널이 형성되는 부분(몸체)이 필드 산화막과 매몰 산화막에 의해 완전히 분리되어 킹크 효과(kink effect) 및 기생적인 바이폴라 트랜지스터(parasitic bipolar transistor) 등의 부동 몸체 효과(floating body effect)가 발생하게 된다.
이러한 부동 몸체 효과는 회로의 오동작을 유발시킬 수 있기 때문에 반드시 해결되어야 한다.
본 발명은 상부 실리콘층의 두께 감소에 수반되는 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 실리콘 이중막(SOI) 소자 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 8 : 실리콘 웨이퍼 1a : 상부 실리콘층
2 : 포토레지스트 패턴 3 : 열산화막
4 : 트렌치 매립 5 : 소자 분리막
6 : 도핑된 폴리실리콘막 7 : 매몰 산화막
9 : 게이트 산화막 10 : 게이트 전극
11a : 소오스 11b : 드레인
12 : 금속 전극
본 발명은 SOI 웨이퍼의 상부 실리콘층과 매몰 절연막 사이에 전도층(예컨대, 도핑된 폴리실리콘막)을 삽입하고, 이 전도층을 통해 소자의 채널 영역의 전위를 제어함으로써 부동 몸체 효과를 제거하는 기술이다.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 실리콘 이중막 소자는, 기판; 상기 기판 상에 제공된 매몰 절연막; 상기 매몰 절연막 상에 제공되어 채널 영역의 전위를 조절하기 위한 전도층; 상기 전도층 상에 제공된 상부 실리콘층에 형성된 전계효과 트랜지스터; 및 상기 전계효과 트랜지스터 사이의 전기적 격리를 위하여 상기 전도층 상의 상기 상부 실리콘층 사이에 삽입된 제공되는 소자 분리막; 및 상기 소자 분리막을 관통하여 상기 전도층에 콘택되며, 소정 전원을 인가받는 전극을 포함하여 이루어진다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 실리콘 이중막 소자 제조방법은, 실리콘 웨이퍼에 트렌치 소자 분리막을 형성하는 제1 단계; 상기 실리콘 웨이퍼 상에 전도층을 형성하는 제2 단계; 상기 전도층 상에 매몰 절연막을 형성하는 제3 단계; 상기 매몰 절연막에 기판용 웨이퍼를 본딩하는 제4 단계; 상기 실리콘 웨이퍼의 배면을 연마하여 상기 트렌치 소자 분리막을 노출시키는 제5 단계; 상기 트렌치 소자 분리막에 의해 정의된 상기 실리콘 웨이퍼에 모스 트랜지스터를 형성하는 제6 단계; 및 상기 트렌치 소자 분리막을 관통하여 상기 전도층에 콘택되는 전극을 형성하는 제7 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 8은 본 발명의 일 실시예에 따른 실리콘 이중막(SOI) 소자 제조 공정 단면을 도시한 것으로, 이하 이를 참조하여 설명하기로 한다.
본 발명의 일 실시예에 따른 SOI 소자 제조 공정은, 우선 도 1에 도시된 바와 같이 실리콘 웨이퍼(1) 상에 필드 영역이 오픈된 포토레지스트 패턴(2)을 형성하고, 이를 식각 마스크로 사용하여 실리콘 웨이퍼(1)를 이방성 식각함으로써 트렌치를 형성한다. 이때, 트렌치의 깊이는 이후 형성하고자 하는 상부 실리콘층의 두께를 고려하여 결정한다.
다음으로, 도 2에 도시된 바와 같이 포토레지스트 패턴(2)을 제거하고, 열산화 공정을 실시하여 실리콘 웨이퍼(1) 표면에 열산화막(3)을 성장시키고, 화학기상증착(chemical vapor deposition, CVD)법을 이용하여 트렌치 매립 산화막(4)을 증착한다.
계속하여, 도 3에 도시된 바와 같이 화학·기계적 연마(chemical mechanical polishing, CMP)법을 이용하여 트렌치 매립 산화막(4)을 평탄화하여 소자 분리막(5)을 형성한다. 이때, 실리콘 웨이퍼(1) 상에 노출된 열산화막(3)이 완전히 제거되도록 연마 타겟을 조절한다.
이어서, 도 4에 도시된 바와 같이 화학기상증착법을 이용하여 도핑된 폴리실리콘막(6)을 100nm 이하의 두께로 증착한다. 이때, 폴리실리콘막(6)은 n 채널 소자 영역에는 붕소(B)를, p 채널 소자 영역에는 인(P)을 도핑한다. 즉, 소오스/드레인과 반대의 도전형 불순물로 도핑하며, 인-시츄(in-situ) 도핑, 이온주입, 열처리법 등 가능한 모든 도핑 방법이 사용될 수 있다.
다음으로, 도 5에 도시된 바와 같이 열산화법 또는 화학기상증착법을 이용하여 폴리실리콘막(6) 상에 매몰 산화막(7)을 형성한다.
계속하여, 도 6에 도시된 바와 같이 또 다른 실리콘 웨이퍼(8)(또는 유리, 석영 등의 이종(hetero) 웨이퍼)를 웨이퍼 본딩(bonding) 기술을 이용하여 매몰 산화막(8)과 접합시킨다.
이어서, 도 7에 도시된 바와 같이 SOI 소자 제작을 위한 SOI 웨이퍼를 얻기 위해 실리콘 웨이퍼(1)의 상부를 화학·기계적 연마법을 이용하여 연마하여 소자 분리막(5)이 노출되도록 함으로써 상부 실리콘층(1a)을 형성한다. 이때, 화학·기계적 연마 시간을 조절하여 소자가 제조될 상부 실리콘층(1a)의 두께를 조절할 수 있다.
이상과 같은 공정으로 본 실시예에 따른 SOI 소자 제조에 사용될 SOI 웨이퍼가 준비된다.
다음으로, 도 8에 도시된 바와 같이 표준 반도체 공정을 실시하여 상부 실리콘층(1a) 상에 게이트 산화막(9), 게이트 전극(10) 및 소오스/드레인(11a, 11b)을 형성함으로써 전계 효과 트랜지스터를 형성한 다음, 소자 분리막(5)의 소정 부위를 선택 식각하여 폴리실리콘막(6)을 노출시키고, 폴리실리콘막(6)에 콘택되는 금속 전극(12)을 형성한다.
상기와 같은 공정을 통해 제조된 SOI 소자는 다음과 같은 동작 특성을 갖는다.
우선, 게이트 전극(10)에 문턱전압 이상의 전압이 인가되어 채널이 형성되면 소오스(11a)와 드레인(11b) 사이에 전류가 흐르게 된다. 이때, 드레인(11b)에 인가된 전계에 의해 채널에 흐르는 전자(n 채널 소자의 경우, 다수 캐리어)의 에너지가 증가하게 되며, 이와 같이 큰 에너지를 갖는 전자가 드레인(11b) 부분에서 실리콘 격자와 충돌하여 충돌 이온화(impact ionization) 전자와 정공이 발생하게 된다. 이때 발생된 전자는 전계에 의해 드레인으로 흐르게 되지만, 정공의 경우에는 채널 영역에서 전위가 가장 낮은 소오스(11a) 부근으로 모이게 된다. 그러나, 본 실시예에 따른 SOI 소자는 상부 실리콘층(1a)과 매몰 산화막(7) 사이에 도핑된 폴리실리콘막(6)이 존재하기 때문에 도핑된 폴리실리콘막(6)에 콘택된 금속 전극(12)을 통해 채널 영역의 전위를 조절할 수 있게 된다. 즉, 금속 전극(12)에 접지전원과 같은 낮은 전압을 인가함으로써 소자 동작시 발생된 정공(소수 캐리어)을 효과적으로 제거할 수 있기 때문에 SOI 소자의 가장 큰 문제점인 부동 몸체 효과를 완전히 제거할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 소자의 채널 영역 전위를 제어하기 위한 전도층으로 도핑된 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 도핑된 폴리실리콘막 외의 다른 전도층을 사용하는 경우에도 적용될 수 있다.
전술한 본 발명은 SOI 소자의 채널 영역의 전위 조절이 가능하기 때문에 부동 몸체 효과를 완전히 제거할 수 있으며, 부동 몸체 효과가 제거된 SOI 소자를 이용하여 동작 특성이 우수한 초고집적 소자의 구현을 가능하게 하는 효과를 기대할 수 있다.
Claims (6)
- 기판;상기 기판 상에 제공된 매몰 절연막;상기 매몰 절연막 상에 제공되어 채널 영역의 전위를 조절하기 위한 전도층;상기 전도층 상에 제공된 상부 실리콘층에 형성된 전계효과 트랜지스터; 및상기 전계효과 트랜지스터 사이의 전기적 격리를 위하여 상기 전도층 상의 상기 상부 실리콘층 사이에 삽입된 제공되는 소자 분리막; 및상기 소자 분리막을 관통하여 상기 전도층에 콘택되며, 소정 전원을 인가받는 전극을 포함하여 이루어진 실리콘 이중막 소자.
- 제 1 항에 있어서,상기 전도층이 도핑된 폴리실리콘막인 것을 특징으로 하는 실리콘 이중막 소자.
- 제 2 항에 있어서,상기 폴리실리콘막이 상기 전계효과 트랜지스터의 소오스/드레인과 반대 도전형의 불순물로 도핑된 것을 특징으로 하는 실리콘 이중막 소자.
- 실리콘 웨이퍼에 트렌치 소자 분리막을 형성하는 제1 단계;상기 실리콘 웨이퍼 상에 전도층을 형성하는 제2 단계;상기 전도층 상에 매몰 절연막을 형성하는 제3 단계;상기 매몰 절연막에 기판용 웨이퍼를 본딩하는 제4 단계;상기 실리콘 웨이퍼의 배면을 연마하여 상기 트렌치 소자 분리막을 노출시키는 제5 단계;상기 트렌치 소자 분리막에 의해 정의된 상기 실리콘 웨이퍼에 모스 트랜지스터를 형성하는 제6 단계; 및상기 트렌치 소자 분리막을 관통하여 상기 전도층에 콘택되는 전극을 형성하는 제7 단계를 포함하여 이루어진 실리콘 이중막 소자 제조방법.
- 제 4 항에 있어서,상기 전도층이 도핑된 폴리실리콘막인 것을 특징으로 하는 실리콘 이중막 소자 제조방법.
- 제 5 항에 있어서,상기 폴리실리콘막이 상기 전계효과 트랜지스터의 소오스/드레인과 반대 도전형의 불순물로 도핑된 것을 특징으로 하는 실리콘 이중막 소자 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058550A KR100294640B1 (ko) | 1998-12-24 | 1998-12-24 | 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법 |
| TW088122226A TW437091B (en) | 1998-12-24 | 1999-12-17 | SOI semiconductor device and manufacturing method thereof |
| US09/468,518 US6313507B1 (en) | 1998-12-24 | 1999-12-21 | SOI semiconductor device capable of preventing floating body effect |
| US09/955,028 US6455396B1 (en) | 1998-12-24 | 2001-09-19 | SOI semiconductor device capable of preventing floating body effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058550A KR100294640B1 (ko) | 1998-12-24 | 1998-12-24 | 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000042385A true KR20000042385A (ko) | 2000-07-15 |
| KR100294640B1 KR100294640B1 (ko) | 2001-08-07 |
Family
ID=19565632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980058550A KR100294640B1 (ko) | 1998-12-24 | 1998-12-24 | 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6313507B1 (ko) |
| KR (1) | KR100294640B1 (ko) |
| TW (1) | TW437091B (ko) |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW437091B (en) | 2001-05-28 |
| US6455396B1 (en) | 2002-09-24 |
| US6313507B1 (en) | 2001-11-06 |
| US20020040998A1 (en) | 2002-04-11 |
| KR100294640B1 (ko) | 2001-08-07 |
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