JPS5856322A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

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JPS5856322A
JPS5856322A JP15437781A JP15437781A JPS5856322A JP S5856322 A JPS5856322 A JP S5856322A JP 15437781 A JP15437781 A JP 15437781A JP 15437781 A JP15437781 A JP 15437781A JP S5856322 A JPS5856322 A JP S5856322A
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JP
Japan
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insulating film
substrate
reduced pressure
epitaxial layer
epitaxial
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JP15437781A
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Yukinobu Tanno
丹野　幸悦
Nobuhiro Endo
遠藤　伸裕
Yukinori Kuroki
黒木　幸令
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁膜領域を持つ単結晶基板上に選択的にｋＪ
ｉエピタキシャル層を成長させる方法に関する。
通常、ＭＯ８デバイスにお＾てはＳｉエピタキシャル層
は用いられておらずＳｉ基板そのものにイオンインクフ
ンチージョン法や不純物拡散法を用すて所望の伝導型（
Ｐ型又はＮ型）の１−が形成され、それぞれ駆動領域や
、分離薗域などが形成されている。素子の分離形成方法
としてはＰ　−Ｎ接合分離法１部発皺化法等がめる。し
かし浮遊容置の増大、リーク延流の発生１部分酸化によ
るマージン面積の増大等の素子の縄速化、篩密度化の障
害となって匹る。
しかしながら上記の欠点を袖う技術としてＳＯ２（８ｉ
　ｏｎ　５ａｐｐｈｉｒｅ）技術がある。譲板が絶縁体
のため浮遊容置が小さく、空気分離法により。
素子の高速化が可能となりつつあるが、絶縁基板上（２
）別エピタキシャル層１ま異種接合のため、格子不整合
があり界面に格子欠陥が多く、リーク電流の発生の原因
となシ間社となっている。この結晶性の改善についてイ
オンインプランテーシ冒ント炉アニール又はレーザーア
ニール等の処理方法が提案されて＾るが、処理工程か複
雑で、間離は多い。
さらに新しい絶縁基板上の８４１１ＩＫの単結晶化技術
としてタラホエビタキシイ技術とブリッジングエピタ中
シイ技術がある。
前者はアプライド　フィズイックス　レタアーボリウム
３５．ａ１．７１頁、７月号、　１９７９年（Ａｐｐｌ
ｉｅｄ　Ｐｈｙｓｊｃｓ　Ｌｅｔｔａｒｓ　Ｖｏｆ、３
５．Ｎａ１．’ｐｐ−７１〜７４．Ｊｕｌｙｌ　、　１
９７９）に記載されており、石英基板に溝加工を施し多
結晶＋９ｉｏｃＶＬ）１ｍｌを基板全面に成長しレーザ
ー朧射にょ）単結晶化しようとするものである。シ必し
結晶粒径、単結晶化のｌｉｆ、欠陥の発生等、　８ｉ　
ｏｎ　８ｉのエピタキシャル層の結晶性には及ばず、ま
だ実用の点で問題は数多す。
後者はジャパン　ジャーナル　オブ　アノ２イド　フィ
ズイックス　ボリウム１９．Ｍａｌ、Ｌ２３頁。
！月号、１９８０（Ｊａｐａｎ　Ｊｏｕｒｎａｌ　　ｏ
ｆ　ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ、Ｖｏｌ、　１９．
Ｎ１−１．ｐ−Ｌ２３．Ｊａｎ、１９８ｏ）Ｋ記載され
てお）、それによると基板に半導体堆結晶を用＾、これ
に部分的に絶縁ＩＩを形成し、さらに多結晶５ｉｌｌを
基板の全面に堆積し、露出しである単結晶部分を種結晶
としレーザー照射により絶縁基板上にも単結晶層を形成
しようとするものである。しかしながらこの方法も単結
晶化の程度、絶縁膜上の結晶欠陥等に問題があり、実用
ＶＣ耐えるデバイス特性までには到っていない、又前者
及び後者の技術は種々の高精度技術を必要上し量産性に
も欠け、まだ実用技術までには到っていない。
本発明の目的は半導体基板にある制御された形状に絶縁
膜を形成し、単結晶基板を一部繕出し、これｔ一種結晶
として、減圧エピタキシャル法により、絶縁膜の全面に
もエピタキシャル成長しようとするもので、従来技術の
欠点を除去した簡琳で量産性にすぐれた技術で、その結
晶性は高品質でデバイス特注の向上を達成できるもので
ある。
絶Ｉｉｋ膜上のＳｉ暎の結晶性は電子、−回折法、及び
透過ｔｊｌｉｙｔ子顕倣鏡で確認でき、高温成長のため
その結晶性は促来技誓によシ得られた膜よりも優れてい
ることはいうまでもない。
次に本発明を説明するための実施し０について述べる。
実施的−１ ３１１φのＳＡ基板の面方位が岡えば（１１１）面を選
び、絶縁１１（ｌｉ（３１又は５ｉａＮａ　）　ｔ　〜
５０００Ａ　ｊｌｌｌｌｔし、リングラフィ技術とドラ
イエツチング技術を用すて、その線巾を０．５〜３．０
μｍとなるようなｆｔｐｔｍ加工を施す、これらの基板
を減圧エピタキシャル成長炉にセットする。基板温ＷＬ
を〜１２００℃としプレベーキングｔ〜１５分行う、さ
らに基板！！度を１０８０℃としてに：１００ｚ／１５
分、８ｉ鵬Ｃ１，：５ｏｏｃｃ／分、成長圧カニ　８０
Ｔｏｒｒの条件で〜２．。
分成長すると〜１．０μ−の８１結晶属が成長する。
表面状繍は金−干渉顕微！！（ノマルスキー）でその＠
面は走査型電子顯黴鏡（ＳｋＭ）で観察できる。この１
合の８１エピタキシヤル成長鳩の断面の模式図をｊｌ１
図に示す。
Ｓ１単結晶基板１、に絶縁１［２を形成し、この上に３
の８ｉエピタキシヤル■が成長する。ａ！１図から分る
ように絶縁膜上の機に成長する単ｍ晶領域の長さ性絶縁
膜上に成長したエビタ中シャル膜厚にほぼ等しｂととが
実験により分った。又隣接する絶縁膜間の距離が小さ＾
場合には絶縁膜２ハ８１エピタキシャル眺で覆われ、埋
込まれることも分った。このエピタキシャル成＆を常圧
法（７６０Ｔｏｒｒ）で行えば絶縁膜上の８ｉ映の結晶
性は低下しＪその表面は粗面となることも分ってｂる。
本発明は実施的−１＆Ｃ基づくものであＬ次に本発明の
実１Ｈについて述べる。
夾＃／Ａ丙−２ ３″φの揖基板の面方位が％ガえば（１１１）面を選び
、絶縁ＷＩ４（８ｉ０．又は８４ｓＦ％　）’ｔ〜５０
００Ａ准積し、その絶＃＆−閾の距離ｔ　０．５〜３．
０Ｂｍ　トＬ、、絶縁膜の長さが〜２０／ｊｍとなるよ
うに加工を施す。
この基板を減圧エピタキシャル成長炉にセットする。基
板温度を〜１２００℃とし、プレベーキングを〜１５分
行う、さらに基板ａ＆を１０８０℃としてＨ＊：１００
ｊ／分ｓ　８ｉ’４ｅｌ＊　：５００ｃｃ／分、成長圧
カニ８０Ｔｏｒｒの条件で〜３ｏ分成長すると〜１５μ
ｍの８１結晶膜が成長する０表面状ＷＪ４は金属干渉順
倣鏡で、その断面は走査ｗｉｔ子鎗倣誕（ＳＥＭ）で観
察できる０本発明の場合の８ｉエビタ中シヤル成長鳩の
断面の模式ｍｔ−縞２図に示す。
８１本結晶基板ＩＫＳｉＯ，１１１２をある制限された
断面形状に加工する。この場合、この基板に減圧エピタ
キシャル成長を行えば、単結晶基板の農出部分４．４′
を種結晶としてエピタキシャル成長が始ｔ　Ｄ　ｓ絶縁
膜の縄さを越えると、絶縁膜上の横力向く成長し、エピ
タキシャル膜厚が絶縁膜の横巾０２分の１以上になると
、４と４′から成長し丸編が連続し、基板表面に平滑で
、結晶欠陥のクーエピタキシャル１ｍ３が成長するもの
である。
以上のようにｂｉ基板上に絶縁ｌ１ｌｔ形成し、一部を
単結晶基板ｔ−ｍ出し、仁の部分を種結晶としてエピタ
キシャル成長をせしめ、且つ絶縁膜上全面にも成長させ
るもので、この成長は高温及び減圧成長のため、平滑で
結晶欠陥の少す高品質のエピタキシャル結晶となる。だ
から実用に十分耐える半導体基板となる。絶５ｉｓｉ上
の単結晶膜には、Ｍ２Ｒ又はバイポーラ素子を形成する
ことが可能で、浮遊容量本手さい、高密度で、高速デバ
イス
【図面の簡単な説明】
＠１図は本発明を説明するための実施９ｍ−１であシ、
半導体基板上に絶縁膜を形成し、選択的にエピタキシャ
ル成長した場合である。 ８１２図は本発明によるもので半導体基板上にある制限
された形状をもつ絶縁膜を形成し、半導体基板を種にし
て、絶縁膜上にも全面にエピタキシャル成長する場合で
ある。 １・・・半導体基板 ２・・・絶縁膜 ３−・エピタキシャル成長膜 ４．４′・・・半導体基板の膳出部

Claims (1)

    【特許請求の範囲】
  1. ＳｉＩ４に結晶基板上に絶縁ＩＫを堆積し、その絶縁膜
    の断面形状におりてその高さが横巾０長さめ２分の１以
    下となる矩形の微細加工を施し、この絶縁膜ｔ−埜結晶
    基板上に複数個形成せしめた半導体基板にｓ　８ｉ鳩Ｃ
    ｂ　ｋｉｎ系を用す減圧エピタキシャル成長技術にょ９
    、その成長圧力が２０〜２００Ｔｏｒｒの範囲で、絶縁
    膜の横巾の長さの２分の１以上の厚さのエピタキシャル
    成長することを特徴とする半導体基板の製造方法。
JP15437781A 1981-07-07 1981-09-29 半導体基板の製造方法 Pending JPS5856322A (ja)

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