JPS587881A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS587881A JPS587881A JP10588281A JP10588281A JPS587881A JP S587881 A JPS587881 A JP S587881A JP 10588281 A JP10588281 A JP 10588281A JP 10588281 A JP10588281 A JP 10588281A JP S587881 A JPS587881 A JP S587881A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- substrate
- gate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000013078 crystal Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 241000143060 Americamysis bahia Species 0.000 description 1
- 241001174990 Boros Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 235000019606 astringent taste Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009396 hybridization Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、％にシリコン基板を用いた集積回
路、詳しくは、接合層電界効果トランジスタ及びこれを
含んだ集積回路装置に関する。
路、詳しくは、接合層電界効果トランジスタ及びこれを
含んだ集積回路装置に関する。
シリコン基板を用いた集積回路はいわゆるプレーナ技１
ｇを使−）九バイポーラ型、シリコン表両を用いたＭＯ
８（ＭＩＩｔａｌ ５１１ｉｃｏｎ−ｄ１ｏｘｌｄ＠Ｓ
ｃｍｃｎｎｄｕｃｔｏｒ ）ＩＩＩＣ１集積１路が、特
ＫＭＯＢＩＪはその高集積化し易い点から極めて多くの
集積回路に使用され、ｌテップ！イクロコンビーータ等
にみられるように驚くべき横能を持たせることができる
まで罠なっている。このようＫｍ在はバイポーラ型ある
いはＭＯ８ＩＩが多用されているわ妙であるが、これは
他の素子が接−４！ｒＷｌの電界効果トランジスタの如
きにみられるように、）ランジスタ関の分離は方法が困
難であり、かつ大藺積を占有するため高集積化が困難と
なること、また低電圧で駆動させるには不純物ａｍプロ
ファイルの急峻でかつ薄いエピタキシャル層が必要であ
うたからである。しかしながら減圧エピタキシャル装置
、イオン注入装置の利用により、この制限は除々に解除
されつつある０ ＩＫＩＥＦｉ接合履トランジスタの一種である静電誘導
トランジスタと称する素子Ｏ断爾を示す模式図であ夛、
高濃度ａｌｌ不純物を含むシリコン基板１上Ｋ ｍ Ｉ
Ｉシリコン２をエビ！キシャル成長し、次にゲート領域
３となる場所Ｋｐ！ＭＥＯ不純物をイオン注入し、絖い
て台形状にエツチングし先後、ｍＩＩｔ酸化ｌ［５で覆
うた後ソース部分を開口し、１１ｍ１（）不義物を拡散
してソース領域４を形成した後、ソースおよびゲート部
にそれぞれソース電極金属６、ゲート電極金属７を形成
した構造となうている＠ζＯ構造は電力用トランジスタ
にとられゐことが多いが、台形履のエツチングを行うて
分離あるいはパッジベージ■ンを行うため、分離の丸め
のスペースに多くの函積がとられ、また表面Ｏ凹凸が大
きくなるためリソグラフィ時に５解像ｌｌ１ｔ下けると
いう欠点がある、黴細な電極パターンを得ることが困難
である。
ｇを使−）九バイポーラ型、シリコン表両を用いたＭＯ
８（ＭＩＩｔａｌ ５１１ｉｃｏｎ−ｄ１ｏｘｌｄ＠Ｓ
ｃｍｃｎｎｄｕｃｔｏｒ ）ＩＩＩＣ１集積１路が、特
ＫＭＯＢＩＪはその高集積化し易い点から極めて多くの
集積回路に使用され、ｌテップ！イクロコンビーータ等
にみられるように驚くべき横能を持たせることができる
まで罠なっている。このようＫｍ在はバイポーラ型ある
いはＭＯ８ＩＩが多用されているわ妙であるが、これは
他の素子が接−４！ｒＷｌの電界効果トランジスタの如
きにみられるように、）ランジスタ関の分離は方法が困
難であり、かつ大藺積を占有するため高集積化が困難と
なること、また低電圧で駆動させるには不純物ａｍプロ
ファイルの急峻でかつ薄いエピタキシャル層が必要であ
うたからである。しかしながら減圧エピタキシャル装置
、イオン注入装置の利用により、この制限は除々に解除
されつつある０ ＩＫＩＥＦｉ接合履トランジスタの一種である静電誘導
トランジスタと称する素子Ｏ断爾を示す模式図であ夛、
高濃度ａｌｌ不純物を含むシリコン基板１上Ｋ ｍ Ｉ
Ｉシリコン２をエビ！キシャル成長し、次にゲート領域
３となる場所Ｋｐ！ＭＥＯ不純物をイオン注入し、絖い
て台形状にエツチングし先後、ｍＩＩｔ酸化ｌ［５で覆
うた後ソース部分を開口し、１１ｍ１（）不義物を拡散
してソース領域４を形成した後、ソースおよびゲート部
にそれぞれソース電極金属６、ゲート電極金属７を形成
した構造となうている＠ζＯ構造は電力用トランジスタ
にとられゐことが多いが、台形履のエツチングを行うて
分離あるいはパッジベージ■ンを行うため、分離の丸め
のスペースに多くの函積がとられ、また表面Ｏ凹凸が大
きくなるためリソグラフィ時に５解像ｌｌ１ｔ下けると
いう欠点がある、黴細な電極パターンを得ることが困難
である。
１１２図社アイ・イー・イー・イー・ジャーナルオプ・
ノリラドステートサーキット（ＩＥＥＥＪＯＵＲＮＡＬ
ＯＦ ８０ＬＩＤ−８ＴＡＴａＥ ＣＩＲＣＵＩＴ８
）誌ｏｗｔｓｃ−１ｈｏ、第４号６５６〜６６０ベージ
に記載され九 オナム・電ナト弛６名による論文に述べ
られ九雛め込みｍ＊合電界効果トランジスタの例である
。この素子はｎｊ１１基板１０中に；ンプリメタリーＭ
Ｏ８でＰ−ウェルと呼ばれているＰａ１Ｏ拡散層と同時
に形成されたゲートとなるＰ瀝の領域１１を設け、さら
にドレイン１２及びノース１３となる！ｉｍｌの領域を
設けそれぞれに電極を設けたものである・この論文の例
では、この接合型電界効果トランジスタを負荷にし・電
源を基板から取プ、かつゲート領域１１ｔ′ｉコンプリ
メンタリＣＭＯ８のＰ−り典ルとしているため、接合型
電界効果トランジスタのドレイン ゲートの基板表面へ
の取シ出しは集積回路全体で共通に各々１箇所から取ル
出せ、各々のトランジスタ社ソース電極だゆそれぞれ取
り出せばよいこととな９集積度を上けることに大きく寄
与している。しかしながらこの構造ではベース領域をＰ
−フェルと同時Ｋｌ１作するため、その基板に対するい
わゆる接合深さは４ミクロンとなり、横方向の拡散ひろ
がりＫより、おのずとその大きさは制限されることとな
り、高密度集積化する上で１〜２ミク四ン騙度のパター
ンにすると大きな障害となる。またとＯｔａ＊臘電界効
果トランジスタ嬬特殊な使用例で、一般にこＯＷ！Ｏト
ランジスタを基本とする集積回路ではさらにゲート領域
へＯオーζツク接合、及びトランジスタ間の分離を必要
とするので、一般的なソース・ゲート・ドレインを任意
の電位で用いる集積回路Ｏ基本素子とは一＆多得ない〇 本発明ＯＢ的は従来ｉｉＩ難であった一般的な使用に耐
え得、しかも超高密度化に非常に適した構造の半導体装
置を提供することＫある〇 本発Ｗ１４によれば、シリコン基板あるいは基板内で０
ｉＥｌｌｌＯために形成された基板とは反対の伝導層を
持つ不純物をドープした領域をソース又はいずれかの電
極となし、この基板表面上に成長させられた単結晶膜０
表面でかつ上記のソース又はドレインＯ上１１にあたる
部分にドレイン又はソースを形成し、このｊＩｌ！ｌに
基板とは非晶質の絶縁膜を介してゲート電極となる。ソ
ース及びドレインとは異なる伝導ｍｔ有する不純物ドー
プ領域の少くとも一部を持つ構造管含むことを特徴とす
る半導体装置が得られる。
ノリラドステートサーキット（ＩＥＥＥＪＯＵＲＮＡＬ
ＯＦ ８０ＬＩＤ−８ＴＡＴａＥ ＣＩＲＣＵＩＴ８
）誌ｏｗｔｓｃ−１ｈｏ、第４号６５６〜６６０ベージ
に記載され九 オナム・電ナト弛６名による論文に述べ
られ九雛め込みｍ＊合電界効果トランジスタの例である
。この素子はｎｊ１１基板１０中に；ンプリメタリーＭ
Ｏ８でＰ−ウェルと呼ばれているＰａ１Ｏ拡散層と同時
に形成されたゲートとなるＰ瀝の領域１１を設け、さら
にドレイン１２及びノース１３となる！ｉｍｌの領域を
設けそれぞれに電極を設けたものである・この論文の例
では、この接合型電界効果トランジスタを負荷にし・電
源を基板から取プ、かつゲート領域１１ｔ′ｉコンプリ
メンタリＣＭＯ８のＰ−り典ルとしているため、接合型
電界効果トランジスタのドレイン ゲートの基板表面へ
の取シ出しは集積回路全体で共通に各々１箇所から取ル
出せ、各々のトランジスタ社ソース電極だゆそれぞれ取
り出せばよいこととな９集積度を上けることに大きく寄
与している。しかしながらこの構造ではベース領域をＰ
−フェルと同時Ｋｌ１作するため、その基板に対するい
わゆる接合深さは４ミクロンとなり、横方向の拡散ひろ
がりＫより、おのずとその大きさは制限されることとな
り、高密度集積化する上で１〜２ミク四ン騙度のパター
ンにすると大きな障害となる。またとＯｔａ＊臘電界効
果トランジスタ嬬特殊な使用例で、一般にこＯＷ！Ｏト
ランジスタを基本とする集積回路ではさらにゲート領域
へＯオーζツク接合、及びトランジスタ間の分離を必要
とするので、一般的なソース・ゲート・ドレインを任意
の電位で用いる集積回路Ｏ基本素子とは一＆多得ない〇 本発明ＯＢ的は従来ｉｉＩ難であった一般的な使用に耐
え得、しかも超高密度化に非常に適した構造の半導体装
置を提供することＫある〇 本発Ｗ１４によれば、シリコン基板あるいは基板内で０
ｉＥｌｌｌＯために形成された基板とは反対の伝導層を
持つ不純物をドープした領域をソース又はいずれかの電
極となし、この基板表面上に成長させられた単結晶膜０
表面でかつ上記のソース又はドレインＯ上１１にあたる
部分にドレイン又はソースを形成し、このｊＩｌ！ｌに
基板とは非晶質の絶縁膜を介してゲート電極となる。ソ
ース及びドレインとは異なる伝導ｍｔ有する不純物ドー
プ領域の少くとも一部を持つ構造管含むことを特徴とす
る半導体装置が得られる。
本発＠ＩＩＫよる半導体装置は、ゲート領域のはぼ全域
を絶縁膜を介して基板と接しているため、ゲート領域に
付加される浮遊容量が小宴〈できること、及び縦濃構造
のためドレインに付加される容量をも小さくすることが
可能なため、極めて高速で動作させることができる・を
九ソース抵抗も小さくできるから接合型電界効果トラン
ジスタに％有な低緘音特性を得ることが可能となる。ま
た必要に応じてはｆｓ１図の例と同じように複数個のチ
ャンネルを形成できるので１高出力の電力製素子とする
ことも可能である◇また絶縁膜分離を使用しているので
ｎチャンネル・Ｐチャンネルの混成も同一基板上で可能
であシ、コンプリメンタリ−の回路構成をとることが可
能である・又、対向するゲート間距離と不純物濃度分布
を適切に選択すると、エンハンスメント１ｌＴｏるいは
ディプリーシ嘗ン鳳の雨雪のトランジスタを得ることが
できる・また絶縁膜上のシリコン層が単結晶であるから
、この単結晶膜上に各種の話励あるいは受動素子をＮ−
基板上に集積化することが可能となる。
を絶縁膜を介して基板と接しているため、ゲート領域に
付加される浮遊容量が小宴〈できること、及び縦濃構造
のためドレインに付加される容量をも小さくすることが
可能なため、極めて高速で動作させることができる・を
九ソース抵抗も小さくできるから接合型電界効果トラン
ジスタに％有な低緘音特性を得ることが可能となる。ま
た必要に応じてはｆｓ１図の例と同じように複数個のチ
ャンネルを形成できるので１高出力の電力製素子とする
ことも可能である◇また絶縁膜分離を使用しているので
ｎチャンネル・Ｐチャンネルの混成も同一基板上で可能
であシ、コンプリメンタリ−の回路構成をとることが可
能である・又、対向するゲート間距離と不純物濃度分布
を適切に選択すると、エンハンスメント１ｌＴｏるいは
ディプリーシ嘗ン鳳の雨雪のトランジスタを得ることが
できる・また絶縁膜上のシリコン層が単結晶であるから
、この単結晶膜上に各種の話励あるいは受動素子をＮ−
基板上に集積化することが可能となる。
次に第１の実施例をその製造方法とと４に第３図を用い
て説−する。まずｎ ＭＩ Ｏｊ１！ｉ淡度不純物を含
むシリコン基板３０を熱酸化して０５建クロン厚のシリ
コン酸化膜３１［−形成した後、写真食刻工程によりト
ランジスタのチャンネル部となる部分の酸化ＩＩ＆を除
去する。その後、基板温ｔを１０８０℃としてＨ，：１
００ｔ／分ｅ ８１Ｈ２Ｃ１ｚ：５００ｅｅ／％、Ｈ
ＣＩ；３ｔ／分１８０Ｔｏｒｒの減圧下で５分エピタキ
シ中ル成長すると、開口部のシリコン基板上に約１．１
ｉりリン、そ０７４ＢＫは０．６ンクロンの厚さを持っ
た単結晶膜３２を成長させる。このエピタキシャル膜に
は成長時に所望の濃度にリンあるいはヒ素ｎ麗のドーパ
ン）を混入できるが、その濃度はゲートのＰＩＩ領域Ｏ
不純物員度及び、この素子をノーマリ−オンＩＩＫする
か、あるいはノーマリ−オフｍＫするかＫよりゲート間
距離を含め、素子設計上決定される。絖いて熱酸化によ
５４００オングストローム厚Ｏ熱酸化膜３３を付け、続
いて化学的気相成長法によ〕シリコン窒化膜３４ｔ １
５００オンゲストローふとグッズマ気相成長法によるシ
リコン窒化膜３５を２Ｎ１０ンの厚さ付着する；写真食
刻工ｌｉＫよりｔずゲート高濃度不純物拡散層となる部
分を除いた後、イオン注入法又は熱拡散法によシボロン
の如ＩＰＩＩの不純物をドープする。こＯ後ゲート巾、
いいかえればチャンネル中を決めるためＫまず前出の２
Ｉｉの窒化膜を写真食刻工程によりパターン整形し、こ
の窒化膜３６ 、３７をマスクに高エネルギーのボロ７
等０Ｐａｌ不純物イオンをイオン注入によりシリコン酸
化膜界面近くに打ち込みゲート不純物層を形成する・こ
の後熱酸化により窒化膜をマスクに選択酸化を行い、続
いて上記窒化ＩＩＸを除去する＠こ０＠ｓ ｎ渥の不純
物を高貴度ドーグして、ドレインあるい轄ソースとなる
不純物層４０管形成し、こＯ後オエンツク接触をとる電
極引き出し部の開口を写真食刻工１１によりて形成し、
続いて電極となる金属を付着し、これも写真食刻工ＩＩ
Ｋよシ所望の場所に電極を形成するととＫよりｎ−チャ
ンネル製電界効果トランジスタが得られる。
て説−する。まずｎ ＭＩ Ｏｊ１！ｉ淡度不純物を含
むシリコン基板３０を熱酸化して０５建クロン厚のシリ
コン酸化膜３１［−形成した後、写真食刻工程によりト
ランジスタのチャンネル部となる部分の酸化ＩＩ＆を除
去する。その後、基板温ｔを１０８０℃としてＨ，：１
００ｔ／分ｅ ８１Ｈ２Ｃ１ｚ：５００ｅｅ／％、Ｈ
ＣＩ；３ｔ／分１８０Ｔｏｒｒの減圧下で５分エピタキ
シ中ル成長すると、開口部のシリコン基板上に約１．１
ｉりリン、そ０７４ＢＫは０．６ンクロンの厚さを持っ
た単結晶膜３２を成長させる。このエピタキシャル膜に
は成長時に所望の濃度にリンあるいはヒ素ｎ麗のドーパ
ン）を混入できるが、その濃度はゲートのＰＩＩ領域Ｏ
不純物員度及び、この素子をノーマリ−オンＩＩＫする
か、あるいはノーマリ−オフｍＫするかＫよりゲート間
距離を含め、素子設計上決定される。絖いて熱酸化によ
５４００オングストローム厚Ｏ熱酸化膜３３を付け、続
いて化学的気相成長法によ〕シリコン窒化膜３４ｔ １
５００オンゲストローふとグッズマ気相成長法によるシ
リコン窒化膜３５を２Ｎ１０ンの厚さ付着する；写真食
刻工ｌｉＫよりｔずゲート高濃度不純物拡散層となる部
分を除いた後、イオン注入法又は熱拡散法によシボロン
の如ＩＰＩＩの不純物をドープする。こＯ後ゲート巾、
いいかえればチャンネル中を決めるためＫまず前出の２
Ｉｉの窒化膜を写真食刻工程によりパターン整形し、こ
の窒化膜３６ 、３７をマスクに高エネルギーのボロ７
等０Ｐａｌ不純物イオンをイオン注入によりシリコン酸
化膜界面近くに打ち込みゲート不純物層を形成する・こ
の後熱酸化により窒化膜をマスクに選択酸化を行い、続
いて上記窒化ＩＩＸを除去する＠こ０＠ｓ ｎ渥の不純
物を高貴度ドーグして、ドレインあるい轄ソースとなる
不純物層４０管形成し、こＯ後オエンツク接触をとる電
極引き出し部の開口を写真食刻工１１によりて形成し、
続いて電極となる金属を付着し、これも写真食刻工ＩＩ
Ｋよシ所望の場所に電極を形成するととＫよりｎ−チャ
ンネル製電界効果トランジスタが得られる。
こ０３１に１０１１１１１１９１１０構造はゲート形成
時に第３図中０１６，３７０シリコン窒化膜を完全に除
去してＰａ１Ｏイオン注入を行うと第４図に示したよう
にパイポーラｌＮ５）？ンジスタ０ベース領域！ＩＯを
形成する工１と兼ねる仁とができる・第４１１はｎ１Ｉ
Ｏ高談度不＃ｌ物を含む基板５１をニオタタあるいはコ
レクター％ｐｉｗｔｅ不純物を含む領域ｉｏ、ｓｚをペ
ース、そしてｎ ＩＩ ｔ）１４９度不純物を含む領域
５３をコレクターあるいはニオツタとするバイポーラ盟
のトランジスタである０ １ｍ１１４図と第３１１０比較するとわかるが、第４図
の閏で示したＰＩｌの不純物領域と第３図の３８で示さ
れた同じ＜ｐｔｏ２Ｆｍ物領域が違りている他は極めて
良く類似していることがわかる。このことから本発明に
よる接金型電界効果トランジスタとバイポーラ鑞トラン
ジスタを同一工程でしかも同一基板上に廖威できること
がわかる◎ 第１０実施例についてトランジスタ間の電気的な分離に
−）いて述ぺなかりた・しかしながらこれに′：）いて
は、ゲート領域が基板から絶縁されているので、この絶
Ｉｌ膜上で素子領域となる単結晶膜を残してエツチング
除去してしまうことによって可能である。又、この絶縁
属上のエピタキシャル層線１ζりａン以下にすることが
可能であるので、窒化膜による選択酸化によ）素子領域
周辺の単結晶膜層を絶縁物とすることくよ〉素子間の電
気的分離を行うことも可能である。ｍｓｇの（ａ）図に
そｏｗｔｒｍｒｉａｔ伽）図に平面図を示す・６０が絶
縁膜６２を弄して形成されたゲート部で七〇ｊＩＳを選
択酸化法等により形成された絶縁膜６１によりｌ！！ま
れてお夛ペース領域が完全に絶縁物分離されていること
がわかる。また分離すべき素子間距離が充分ある場合Ｋ
Ｆ！、前述のＳ ｉ Ｈ，ＣＩ−管用いたエピタキシャ
ル法によれば、シリコン酸化ｌＩあるいは窒化膜等の非
晶質絶縁膜上には、そＯ絶縁物開口面下の単結晶シリコ
ンを種として成長させその開口面から横方向に拡がりて
成長したシリ；ン単結晶がその開口部ｊｌｌｌＫＬか存
在しないようにすることがで龜る・従りてζＯ開口部に
形成された接合型電界効果トランジスタとまわ〕Ｏ素子
間は自然発生的に分離されｌＩ−構造と１に夛得るので
、ＩＩＩＫ前２記の手法はとらすとも１１１ｋ積回路を
同一基板上に形成できる。
時に第３図中０１６，３７０シリコン窒化膜を完全に除
去してＰａ１Ｏイオン注入を行うと第４図に示したよう
にパイポーラｌＮ５）？ンジスタ０ベース領域！ＩＯを
形成する工１と兼ねる仁とができる・第４１１はｎ１Ｉ
Ｏ高談度不＃ｌ物を含む基板５１をニオタタあるいはコ
レクター％ｐｉｗｔｅ不純物を含む領域ｉｏ、ｓｚをペ
ース、そしてｎ ＩＩ ｔ）１４９度不純物を含む領域
５３をコレクターあるいはニオツタとするバイポーラ盟
のトランジスタである０ １ｍ１１４図と第３１１０比較するとわかるが、第４図
の閏で示したＰＩｌの不純物領域と第３図の３８で示さ
れた同じ＜ｐｔｏ２Ｆｍ物領域が違りている他は極めて
良く類似していることがわかる。このことから本発明に
よる接金型電界効果トランジスタとバイポーラ鑞トラン
ジスタを同一工程でしかも同一基板上に廖威できること
がわかる◎ 第１０実施例についてトランジスタ間の電気的な分離に
−）いて述ぺなかりた・しかしながらこれに′：）いて
は、ゲート領域が基板から絶縁されているので、この絶
Ｉｌ膜上で素子領域となる単結晶膜を残してエツチング
除去してしまうことによって可能である。又、この絶縁
属上のエピタキシャル層線１ζりａン以下にすることが
可能であるので、窒化膜による選択酸化によ）素子領域
周辺の単結晶膜層を絶縁物とすることくよ〉素子間の電
気的分離を行うことも可能である。ｍｓｇの（ａ）図に
そｏｗｔｒｍｒｉａｔ伽）図に平面図を示す・６０が絶
縁膜６２を弄して形成されたゲート部で七〇ｊＩＳを選
択酸化法等により形成された絶縁膜６１によりｌ！！ま
れてお夛ペース領域が完全に絶縁物分離されていること
がわかる。また分離すべき素子間距離が充分ある場合Ｋ
Ｆ！、前述のＳ ｉ Ｈ，ＣＩ−管用いたエピタキシャ
ル法によれば、シリコン酸化ｌＩあるいは窒化膜等の非
晶質絶縁膜上には、そＯ絶縁物開口面下の単結晶シリコ
ンを種として成長させその開口面から横方向に拡がりて
成長したシリ；ン単結晶がその開口部ｊｌｌｌＫＬか存
在しないようにすることがで龜る・従りてζＯ開口部に
形成された接合型電界効果トランジスタとまわ〕Ｏ素子
間は自然発生的に分離されｌＩ−構造と１に夛得るので
、ＩＩＩＫ前２記の手法はとらすとも１１１ｋ積回路を
同一基板上に形成できる。
第６図には第２の実施例としてうめ込み配線層７１を絶
縁物下に持つ素子を示した。この実施例の素子Ｆｉｌｌ
１０実施例の製造工ＩＩを示した第３図に於いて、ま
ずとの瀝め込み配線層となる部分を熱拡散渋味によシ形
成してお亀絖いて（ａ）図で示す工ｌｌＫ進むことによ
〕容易に得ることができる。
縁物下に持つ素子を示した。この実施例の素子Ｆｉｌｌ
１０実施例の製造工ＩＩを示した第３図に於いて、ま
ずとの瀝め込み配線層となる部分を熱拡散渋味によシ形
成してお亀絖いて（ａ）図で示す工ｌｌＫ進むことによ
〕容易に得ることができる。
この第２０実施例に使用されるシリコン結晶基板は轟然
のことながら、第１の実施例とは異りたものとなる０本
第２０実施ａｔ用いると基板内での配ｍｅ行うことがで
き、集積回路を有機的に構成いて説−して来たがＰチャ
ンネル履の素子でも容易に形成できることは明らかであ
る０
のことながら、第１の実施例とは異りたものとなる０本
第２０実施ａｔ用いると基板内での配ｍｅ行うことがで
き、集積回路を有機的に構成いて説−して来たがＰチャ
ンネル履の素子でも容易に形成できることは明らかであ
る０
籐１図は縦ＩＩＯ接合製電界効果トランジスタの全知例
を示す０１は一伝導Ｗ管もつ高鎖度シリコン基板、２Ｆ
ｉその上に成長させた１と同じ伝導型ｔ−もち高抵抗Ｏ
エピタキシャル層、３ｔ！ゲート、４は１と同じ伝導ｍ
を持ち高鎖度不純物層、５は保薄の絶縁膜、６，７はと
もに電極金属である０第２図は集積ｉ路の一部に使用さ
れ九接合型トツンジスタの公知例で、１０Ｆｉ−伝導型
を持つ基板、１ぬ１０とは異なる伝導型をもつゲート部
、１２は基板Ｋｔａｔ供給するための基板と同一伝導ｍ
＊持つ不純物層、１３Ｆｉ１２と同じくゲートで制御さ
れた電流を他Ｏ回路に供給するための取）出し部である
。第３図は本発明の第１０実施例の構造の素子を製造す
る方法を説明するための図で主要工Ｓにおける素子断藺
である。３０は基板、３１は絶縁膜、３２はエピタキシ
ャルシリコン層、３３は３４０ＣＶＤシリコン窒化膜、
３５のプラズマ窒化族の下装置化膜、３６ 、３７Ｆｉ
加工が進んで寸法の細くなりた３４゜３５ Ｋ ＠当す
るシリコン窒化膜、３８Ｆｉゲートとなる不純物層、３
９Ｆｉシリコン酸化票、４０はソース又はドレインとな
る不純物層、４１ 、４２はそれぞれソース又はドレイ
ンとグー）の電極金属、ｔｙ−す・第４図は、第１の実
施例と同−１薯で作製できる縦部バイポーラトランジス
タの例で、５０はペース層、５１は基板シリコン、５２
はペースＯ補強拡散部、５３はコレクタ又はエミッタと
なる不純物層を示す・第５図は本発明の素子を複数個又
は他Ｏ素子と同一基板上に集積するに於て、素子間の絶
縁分離の一例を示す模式図であるｏ ６Ｇ社ベース層、
６１は素子間を分離する絶縁膜、６２は本発明の特徴で
ある基板とゲート部を分離する絶縁膜、第６図は本発明
の第２の実施例で７１は瀝め込み配線層を示す。 第 ／１１ 毛 Ｚ 国 箋３６ ｔｅ） 第 ４１ 第５ 日 Ｉｂ） 第ろ国
を示す０１は一伝導Ｗ管もつ高鎖度シリコン基板、２Ｆ
ｉその上に成長させた１と同じ伝導型ｔ−もち高抵抗Ｏ
エピタキシャル層、３ｔ！ゲート、４は１と同じ伝導ｍ
を持ち高鎖度不純物層、５は保薄の絶縁膜、６，７はと
もに電極金属である０第２図は集積ｉ路の一部に使用さ
れ九接合型トツンジスタの公知例で、１０Ｆｉ−伝導型
を持つ基板、１ぬ１０とは異なる伝導型をもつゲート部
、１２は基板Ｋｔａｔ供給するための基板と同一伝導ｍ
＊持つ不純物層、１３Ｆｉ１２と同じくゲートで制御さ
れた電流を他Ｏ回路に供給するための取）出し部である
。第３図は本発明の第１０実施例の構造の素子を製造す
る方法を説明するための図で主要工Ｓにおける素子断藺
である。３０は基板、３１は絶縁膜、３２はエピタキシ
ャルシリコン層、３３は３４０ＣＶＤシリコン窒化膜、
３５のプラズマ窒化族の下装置化膜、３６ 、３７Ｆｉ
加工が進んで寸法の細くなりた３４゜３５ Ｋ ＠当す
るシリコン窒化膜、３８Ｆｉゲートとなる不純物層、３
９Ｆｉシリコン酸化票、４０はソース又はドレインとな
る不純物層、４１ 、４２はそれぞれソース又はドレイ
ンとグー）の電極金属、ｔｙ−す・第４図は、第１の実
施例と同−１薯で作製できる縦部バイポーラトランジス
タの例で、５０はペース層、５１は基板シリコン、５２
はペースＯ補強拡散部、５３はコレクタ又はエミッタと
なる不純物層を示す・第５図は本発明の素子を複数個又
は他Ｏ素子と同一基板上に集積するに於て、素子間の絶
縁分離の一例を示す模式図であるｏ ６Ｇ社ベース層、
６１は素子間を分離する絶縁膜、６２は本発明の特徴で
ある基板とゲート部を分離する絶縁膜、第６図は本発明
の第２の実施例で７１は瀝め込み配線層を示す。 第 ／１１ 毛 Ｚ 国 箋３６ ｔｅ） 第 ４１ 第５ 日 Ｉｂ） 第ろ国
Claims (1)
- シリコン基板又は基板表ＩＩＮＫ形成された不純物領域
をソース又はドレインのいずれかの電極となし、この基
板表面上に成長させられた単結晶層の表頁の上記ソース
又はドレインの上部にあたる部分にドレイン又はツース
を形成し、とＣ）１４＠に基板とは絶縁属を介してゲー
ト電極となるソース、ドレイン及びチャンネル部とは異
なる伝導ｍを持つ不純物拡散領域を持つ構造を含むこと
を特徴とする半導体装置・
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10588281A JPS587881A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
| US06/395,110 US4637127A (en) | 1981-07-07 | 1982-07-06 | Method for manufacturing a semiconductor device |
| DE19823225398 DE3225398A1 (de) | 1981-07-07 | 1982-07-07 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10588281A JPS587881A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587881A true JPS587881A (ja) | 1983-01-17 |
Family
ID=14419298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10588281A Pending JPS587881A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587881A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944554A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS49121487A (ja) * | 1973-03-20 | 1974-11-20 | ||
| JPS5086990A (ja) * | 1973-11-30 | 1975-07-12 |
-
1981
- 1981-07-07 JP JP10588281A patent/JPS587881A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944554A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS49121487A (ja) * | 1973-03-20 | 1974-11-20 | ||
| JPS5086990A (ja) * | 1973-11-30 | 1975-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4523369A (en) | Method for manufacturing a semiconductor device | |
| EP0166218B1 (en) | Silicon-on-insulator transistors | |
| CN100411180C (zh) | 半导体结构及制造半导体结构的方法 | |
| US5340759A (en) | Method of making a vertical gate transistor with low temperature epitaxial channel | |
| US4980306A (en) | Method of making a CMOS device with trench isolation device | |
| US20040007737A1 (en) | Ultra small size vertical MOSFET device and method for the manufacture thereof | |
| KR20030032836A (ko) | 수직형 디바이스 집적화를 사용하여 자기정렬 ｃｍｏｓ인버터를 형성하는 방법 | |
| JP2000196103A (ja) | Ｓｏｉ素子及びその製造方法 | |
| KR100239414B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0348656B2 (ja) | ||
| KR100321889B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5430317A (en) | Semiconductor device | |
| JPH09293797A (ja) | 半導体装置およびその製造方法 | |
| JPS587881A (ja) | 半導体装置 | |
| JPS58121642A (ja) | 半導体装置の製造方法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JPS59138367A (ja) | 半導体装置 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH06275830A (ja) | アキュムレーション型多結晶シリコン薄膜トランジスタ | |
| JPH10289961A (ja) | 半導体装置の製造方法 | |
| JPS62115860A (ja) | 縦方向に集積化した半導体装置を形成する方法 | |
| JPS6390148A (ja) | 半導体装置及びその製造方法 | |
| JPS5935464A (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPS5974673A (ja) | 半導体装置の製造方法 | |
| JPH03120860A (ja) | 半導体装置及びその製造方法 |