JP2003124464A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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Abstract
(57)【要約】
【課題】 トレンチ１１３を形成する際のマスクずれ等
によるオン抵抗の増大を抑制し、かつ、ｐ型シリコン領
域１０８がフローティングの電位状態とならないように
して耐圧特性を安定化させながらも、ｐ型シリコン領域
１０８とｐ型ボディ領域１１２の間の電流経路を短くす
る。 【解決手段】 半導体装置１００は、ｎ＋型ドレイン領
域１０２と、ｎ＋型ドレイン領域１０２に接するｎ型ド
リフト領域１０６と、ｐ型ボディ領域１１２と、ｐ型ボ
ディ領域１１２に接するｎ＋型ソース領域１１４と、ｐ
型ボディ領域１１２を貫通するトレンチ１１３にゲート
絶縁膜１１８で被覆された状態で埋込まれているゲート
電極１２０を備えている。この半導体装置１００は、ｎ
型ドリフト領域１０６に接するｐ型シリコン領域１０８
と、ｎ型ドリフト領域１０６とｐ型ボディ領域１１２を
繋ぐキャリア通路のほぼ全体を含む領域に配置されたｎ
型シリコン領域１１０をさらに備え、ｐ型シリコン領域
１０８とｐ型ボディ領域１１２は直接に接している。
によるオン抵抗の増大を抑制し、かつ、ｐ型シリコン領
域１０８がフローティングの電位状態とならないように
して耐圧特性を安定化させながらも、ｐ型シリコン領域
１０８とｐ型ボディ領域１１２の間の電流経路を短くす
る。 【解決手段】 半導体装置１００は、ｎ＋型ドレイン領
域１０２と、ｎ＋型ドレイン領域１０２に接するｎ型ド
リフト領域１０６と、ｐ型ボディ領域１１２と、ｐ型ボ
ディ領域１１２に接するｎ＋型ソース領域１１４と、ｐ
型ボディ領域１１２を貫通するトレンチ１１３にゲート
絶縁膜１１８で被覆された状態で埋込まれているゲート
電極１２０を備えている。この半導体装置１００は、ｎ
型ドリフト領域１０６に接するｐ型シリコン領域１０８
と、ｎ型ドリフト領域１０６とｐ型ボディ領域１１２を
繋ぐキャリア通路のほぼ全体を含む領域に配置されたｎ
型シリコン領域１１０をさらに備え、ｐ型シリコン領域
１０８とｐ型ボディ領域１１２は直接に接している。
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体装置とそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】 図４２に特開２０００−２６０９８４
号公報に記載の半導体装置１の斜視図（断面図を含む）
を示す。図４２に示す半導体装置１は、ｎ＋型（第１導
電型）のドレイン領域２と、ｎ ＋型ドレイン領域２に接
するｎ型（第１導電型）のドリフト領域６と、ｐ型（第
２導電型）のボディ領域１２と、ｐ型ボディ領域１２に
接するｎ＋型（第１導電型）のソース領域１４と、ｐ型
ボディ領域１２を貫通するトレンチ１３にゲート絶縁膜
１８で被覆された状態で埋込まれているゲート電極２０
と、ｎ型ドリフト領域６に接するｐ型（第２導電型）の
シリコン領域（第２半導体領域）８と、ｎ型ドリフト領
域６とｐ型シリコン領域８の上面に亘って連続的に積層
されたｎ−型（第１導電型）のシリコン領域１１と、ｐ
型シリコン領域８の上面後部とｐ型ボディ領域１２の後
部を繋ぐ接続用ｐ型シリコン領域２２を備えている。こ
こで、ｎ型ドリフト領域６とｐ型シリコン領域８は横方
向に交互に配置されており、この互層構造によってスー
パージャンクション構造４が構成されている。
号公報に記載の半導体装置１の斜視図（断面図を含む）
を示す。図４２に示す半導体装置１は、ｎ＋型（第１導
電型）のドレイン領域２と、ｎ ＋型ドレイン領域２に接
するｎ型（第１導電型）のドリフト領域６と、ｐ型（第
２導電型）のボディ領域１２と、ｐ型ボディ領域１２に
接するｎ＋型（第１導電型）のソース領域１４と、ｐ型
ボディ領域１２を貫通するトレンチ１３にゲート絶縁膜
１８で被覆された状態で埋込まれているゲート電極２０
と、ｎ型ドリフト領域６に接するｐ型（第２導電型）の
シリコン領域（第２半導体領域）８と、ｎ型ドリフト領
域６とｐ型シリコン領域８の上面に亘って連続的に積層
されたｎ−型（第１導電型）のシリコン領域１１と、ｐ
型シリコン領域８の上面後部とｐ型ボディ領域１２の後
部を繋ぐ接続用ｐ型シリコン領域２２を備えている。こ
こで、ｎ型ドリフト領域６とｐ型シリコン領域８は横方
向に交互に配置されており、この互層構造によってスー
パージャンクション構造４が構成されている。
【０００３】この半導体装置１は、ゲート電極２０に正
の電圧が印加されるとｐ型ボディ領域１２の領域１２ａ
にｎ型チャネルが形成され、ｎ＋型ソース領域１４、ｐ
型ボディ領域１２のｎ型チャネル１２ａ、ｎ型ドリフト
領域６、ｎ＋型ドレイン領域２に亘ってキャリア（この
例では電子）が流れる。一方、ゲート電極２０を接地す
ると、ｐ型ボディ領域１２の領域１２ａからｎ型チャネ
ルがなくなる。即ち、半導体装置１はオフする。半導体
装置１では、ｎ型ドリフト領域６とｐ型シリコン領域８
のｐｎ接合部７から各領域６、８に空乏層を広げ、領域
６と８を完全空乏化させることによって、ｎ＋型ソース
領域１４とｎ＋型ドレイン領域２の間の耐圧を得てい
る。
の電圧が印加されるとｐ型ボディ領域１２の領域１２ａ
にｎ型チャネルが形成され、ｎ＋型ソース領域１４、ｐ
型ボディ領域１２のｎ型チャネル１２ａ、ｎ型ドリフト
領域６、ｎ＋型ドレイン領域２に亘ってキャリア（この
例では電子）が流れる。一方、ゲート電極２０を接地す
ると、ｐ型ボディ領域１２の領域１２ａからｎ型チャネ
ルがなくなる。即ち、半導体装置１はオフする。半導体
装置１では、ｎ型ドリフト領域６とｐ型シリコン領域８
のｐｎ接合部７から各領域６、８に空乏層を広げ、領域
６と８を完全空乏化させることによって、ｎ＋型ソース
領域１４とｎ＋型ドレイン領域２の間の耐圧を得てい
る。
【０００４】ドリフト領域をスーパージャンクション構
造４で構成しない従来のパワーＭＯＳ構造、即ち、ドリ
フト領域をｎ型領域だけで形成した構造（図示省略）で
は、このｎ型ドリフト領域とｐ型ボディ領域のｐｎ接合
部から伸びた空乏層によって耐圧が決められる。一般に
はｐ型ボディ領域に比べてｎ型ドリフト領域の不純物濃
度を低くして、ｎ型ドリフト領域を完全空乏化すること
で所望の耐圧を得ている。図４２に示すようにドリフト
領域をスーパージャンクション構造４で形成した場合に
は、ｎ型ドリフト領域６にはその両側に位置するｐ型シ
リコン領域８とのｐｎ接合部７から空乏層が伸びる。こ
のため、スーパージャンクション構造４を採用しない場
合に比較して、同じ耐圧でありながらｎ型ドリフト領域
６の不純物濃度を高くすることができる。即ち、同じ耐
圧でありながらよりオン抵抗の小さい半導体装置を実現
できる。
造４で構成しない従来のパワーＭＯＳ構造、即ち、ドリ
フト領域をｎ型領域だけで形成した構造（図示省略）で
は、このｎ型ドリフト領域とｐ型ボディ領域のｐｎ接合
部から伸びた空乏層によって耐圧が決められる。一般に
はｐ型ボディ領域に比べてｎ型ドリフト領域の不純物濃
度を低くして、ｎ型ドリフト領域を完全空乏化すること
で所望の耐圧を得ている。図４２に示すようにドリフト
領域をスーパージャンクション構造４で形成した場合に
は、ｎ型ドリフト領域６にはその両側に位置するｐ型シ
リコン領域８とのｐｎ接合部７から空乏層が伸びる。こ
のため、スーパージャンクション構造４を採用しない場
合に比較して、同じ耐圧でありながらｎ型ドリフト領域
６の不純物濃度を高くすることができる。即ち、同じ耐
圧でありながらよりオン抵抗の小さい半導体装置を実現
できる。
【０００５】半導体装置１において、仮に、ｎ−型シリ
コン領域１１を設けないとすると、トレンチ１３を形成
する際のマスクが横方向にずれた場合や、トレンチ１３
を形成する際のエッチング等が意図した深さより縦方向
に深くなされて、ｐ型ボディ領域１２の底面を超えてｎ
型ドリフト領域６、ｐ型シリコン領域８まで入り込んで
形成された場合に、ｐ型ボディ領域１２のｎ型チャネル
１２ａを通ったキャリア（電子）は、ｎ型ドリフト領域
６に達する前に、ｐ型シリコン領域８にもＭＯＳの効果
によってチャネルを形成し、ｎ型ドリフト領域６に到達
する。この結果、ｐ型シリコン領域８のチャネル抵抗が
増大し、半導体装置１全体のオン抵抗が増大してしま
う。半導体の微細加工技術が進展した現在においても、
上記したようなトレンチ１３を形成する際のマスクず
れ、あるいはトレンチ１３の深さの制御ずれは避けるこ
とができないものである。上記した半導体装置１では、
ｎ−型シリコン領域１１をｎ型ドリフト領域６とｐ型シ
リコン領域８の上面に亘って連続的に積層することによ
って、トレンチ１３を形成する際のマスクずれ、あるい
はトレンチ１３の深さの制御ずれによるオン抵抗の増大
を抑制している。
コン領域１１を設けないとすると、トレンチ１３を形成
する際のマスクが横方向にずれた場合や、トレンチ１３
を形成する際のエッチング等が意図した深さより縦方向
に深くなされて、ｐ型ボディ領域１２の底面を超えてｎ
型ドリフト領域６、ｐ型シリコン領域８まで入り込んで
形成された場合に、ｐ型ボディ領域１２のｎ型チャネル
１２ａを通ったキャリア（電子）は、ｎ型ドリフト領域
６に達する前に、ｐ型シリコン領域８にもＭＯＳの効果
によってチャネルを形成し、ｎ型ドリフト領域６に到達
する。この結果、ｐ型シリコン領域８のチャネル抵抗が
増大し、半導体装置１全体のオン抵抗が増大してしま
う。半導体の微細加工技術が進展した現在においても、
上記したようなトレンチ１３を形成する際のマスクず
れ、あるいはトレンチ１３の深さの制御ずれは避けるこ
とができないものである。上記した半導体装置１では、
ｎ−型シリコン領域１１をｎ型ドリフト領域６とｐ型シ
リコン領域８の上面に亘って連続的に積層することによ
って、トレンチ１３を形成する際のマスクずれ、あるい
はトレンチ１３の深さの制御ずれによるオン抵抗の増大
を抑制している。
【０００６】しかし、仮にｎ−型シリコン領域１１によ
ってｐ型ボディ領域１２とｐ型シリコン領域８が完全に
分離されたとすると、ｐ型シリコン領域８はフローティ
ングの電位状態となってしまう。ｐ型シリコン領域８が
フローティングの電位状態になると、耐圧時にｎ＋型ド
レイン領域２に正の電圧をかけてｎ＋型ソース領域を接
地した場合に、ｎ型ドリフト領域６とｐ型シリコン領域
８の間のｐｎ接合部７に、これらの領域６、８が空乏化
するための充分な電圧がかからない場合が生じ、この結
果、耐圧特性が不安定となる場合が生じる。そこで、図
１６の半導体装置１では、上記したように装置１の後部
（図示奥側）に、ｐ型シリコン領域８の後部上面とｐ型
ボディ領域１２を繋ぐための接続用ｐ型シリコン領域２
２を設けることで、ｐ型シリコン領域８をフローティン
グの電位状態にしないようにしている。
ってｐ型ボディ領域１２とｐ型シリコン領域８が完全に
分離されたとすると、ｐ型シリコン領域８はフローティ
ングの電位状態となってしまう。ｐ型シリコン領域８が
フローティングの電位状態になると、耐圧時にｎ＋型ド
レイン領域２に正の電圧をかけてｎ＋型ソース領域を接
地した場合に、ｎ型ドリフト領域６とｐ型シリコン領域
８の間のｐｎ接合部７に、これらの領域６、８が空乏化
するための充分な電圧がかからない場合が生じ、この結
果、耐圧特性が不安定となる場合が生じる。そこで、図
１６の半導体装置１では、上記したように装置１の後部
（図示奥側）に、ｐ型シリコン領域８の後部上面とｐ型
ボディ領域１２を繋ぐための接続用ｐ型シリコン領域２
２を設けることで、ｐ型シリコン領域８をフローティン
グの電位状態にしないようにしている。
【０００７】
【発明が解決しようとする課題】 しかしながら、半導
体装置１にこのような接続用シリコン領域２２を設ける
と、ｐ型ボディ領域１２とｐ型シリコン領域８が導通す
るときには接続用シリコン領域２２を経由しなければな
らないため、ｐ型ボディ領域１２とｐ型シリコン領域８
の間の電流経路が長くなってしまうという問題があっ
た。この問題は例えば耐圧時に、ｐ型ボディ領域１２と
ｎ−型シリコン領域１１とｐ型シリコン領域８によって
仮想的に形成されるｐｎｐトランジスタが、上記したｐ
型ボディ領域１２とｐ型シリコン領域８の間の長い電流
経路の高抵抗による電圧降下でオンしてしまうという弊
害を引き起こす場合があった。この結果例えば耐圧時
に、ｐ型シリコン領域８からｎ−型シリコン領域１１を
経由してｐ型ボディ領域１２にリーク電流が流れてしま
うといった弊害が生じる場合があった。
体装置１にこのような接続用シリコン領域２２を設ける
と、ｐ型ボディ領域１２とｐ型シリコン領域８が導通す
るときには接続用シリコン領域２２を経由しなければな
らないため、ｐ型ボディ領域１２とｐ型シリコン領域８
の間の電流経路が長くなってしまうという問題があっ
た。この問題は例えば耐圧時に、ｐ型ボディ領域１２と
ｎ−型シリコン領域１１とｐ型シリコン領域８によって
仮想的に形成されるｐｎｐトランジスタが、上記したｐ
型ボディ領域１２とｐ型シリコン領域８の間の長い電流
経路の高抵抗による電圧降下でオンしてしまうという弊
害を引き起こす場合があった。この結果例えば耐圧時
に、ｐ型シリコン領域８からｎ−型シリコン領域１１を
経由してｐ型ボディ領域１２にリーク電流が流れてしま
うといった弊害が生じる場合があった。
【０００８】本発明は、トレンチ形成の際のマスクずれ
（横方向のずれ）あるいはトレンチ深さの制御ずれ（縦
方向のずれ）によるオン抵抗の増大を抑制し、かつ、第
２半導体領域がフローティングの電位状態とならないよ
うにして耐圧特性を安定化させながらも、第２半導体領
域とボディ領域間の電流経路を短くすることを目的とす
る。
（横方向のずれ）あるいはトレンチ深さの制御ずれ（縦
方向のずれ）によるオン抵抗の増大を抑制し、かつ、第
２半導体領域がフローティングの電位状態とならないよ
うにして耐圧特性を安定化させながらも、第２半導体領
域とボディ領域間の電流経路を短くすることを目的とす
る。
【０００９】
【課題を解決するための手段および作用と効果】 本発
明の第１の態様の半導体装置は、第１導電型のドレイン
領域と、ドレイン領域に接する第１導電型のドリフト領
域と、第２導電型のボディ領域と、ボディ領域に接する
第１導電型のソース領域と、ボディ領域を貫通するトレ
ンチにゲート絶縁膜で被覆された状態で埋込まれている
ゲート電極を備え、ゲート電極に電圧が印加されるとボ
ディ領域にチャネルが形成され、ソース領域、ボディ領
域のチャネル、ドリフト領域、ドレイン領域に亘ってキ
ャリアが流れる。この半導体装置で特に特徴的なこと
は、ドリフト領域に接する第２導電型の第２半導体領域
と、ドリフト領域とボディ領域を繋ぐキャリア通路の少
なくとも一部に配置された第１導電型の第１半導体領域
をさらに備え、第２半導体領域とボディ領域が直接に接
していることである（請求項１）。
明の第１の態様の半導体装置は、第１導電型のドレイン
領域と、ドレイン領域に接する第１導電型のドリフト領
域と、第２導電型のボディ領域と、ボディ領域に接する
第１導電型のソース領域と、ボディ領域を貫通するトレ
ンチにゲート絶縁膜で被覆された状態で埋込まれている
ゲート電極を備え、ゲート電極に電圧が印加されるとボ
ディ領域にチャネルが形成され、ソース領域、ボディ領
域のチャネル、ドリフト領域、ドレイン領域に亘ってキ
ャリアが流れる。この半導体装置で特に特徴的なこと
は、ドリフト領域に接する第２導電型の第２半導体領域
と、ドリフト領域とボディ領域を繋ぐキャリア通路の少
なくとも一部に配置された第１導電型の第１半導体領域
をさらに備え、第２半導体領域とボディ領域が直接に接
していることである（請求項１）。
【００１０】本発明の半導体装置では、ドリフト領域と
ボディ領域を繋ぐキャリア通路の少なくとも一部に配置
された第１半導体領域を備えている。このため、ゲート
電極を埋込むトレンチ形成のためのマスクずれ、あるい
はトレンチ深さの制御ずれが生じた場合でも、ドリフト
領域に接する第２半導体領域に形成されるチャネル領域
を少なくするかあるいは無くすことができる。従って、
第２半導体領域にチャネルが形成されることによるオン
抵抗の増大を抑制できる。また、第２半導体領域とボデ
ィ領域が直接に接しているので、従来の半導体装置のよ
うに、第２半導体領域とボディ領域を繋ぐための接続用
半導体領域（例えば図１６に示す接続用ｐ型シリコン領
域２２）を設けなくても、第２半導体領域がフローティ
ングの電位状態とならないようにすることができるの
で、耐圧特性を安定化させることができる。さらに、第
２半導体領域とボディ領域は直接に接しているので、第
２半導体領域とボディ領域を導通させるために、第２半
導体領域とボディ領域を繋ぐ接続用半導体領域を設ける
必要がないので、第２半導体領域とボディ領域間の電流
経路を短くすることができる。この結果、例えば、半導
体装置内に仮想的に形成されるトランジスタが意図せず
にオンしてしまう可能性を低くできる。また、仮想的に
形成されるトランジスタがオンすることによってリーク
電流が発生する可能性を低くできる。
ボディ領域を繋ぐキャリア通路の少なくとも一部に配置
された第１半導体領域を備えている。このため、ゲート
電極を埋込むトレンチ形成のためのマスクずれ、あるい
はトレンチ深さの制御ずれが生じた場合でも、ドリフト
領域に接する第２半導体領域に形成されるチャネル領域
を少なくするかあるいは無くすことができる。従って、
第２半導体領域にチャネルが形成されることによるオン
抵抗の増大を抑制できる。また、第２半導体領域とボデ
ィ領域が直接に接しているので、従来の半導体装置のよ
うに、第２半導体領域とボディ領域を繋ぐための接続用
半導体領域（例えば図１６に示す接続用ｐ型シリコン領
域２２）を設けなくても、第２半導体領域がフローティ
ングの電位状態とならないようにすることができるの
で、耐圧特性を安定化させることができる。さらに、第
２半導体領域とボディ領域は直接に接しているので、第
２半導体領域とボディ領域を導通させるために、第２半
導体領域とボディ領域を繋ぐ接続用半導体領域を設ける
必要がないので、第２半導体領域とボディ領域間の電流
経路を短くすることができる。この結果、例えば、半導
体装置内に仮想的に形成されるトランジスタが意図せず
にオンしてしまう可能性を低くできる。また、仮想的に
形成されるトランジスタがオンすることによってリーク
電流が発生する可能性を低くできる。
【００１１】本発明の第２の態様の半導体装置は、第１
導電型のドレイン領域と、ドレイン領域に接する第１導
電型のドリフト領域と、第２導電型のボディ領域と、ボ
ディ領域に接する第１導電型のソース領域と、ボディ領
域を貫通するトレンチにゲート絶縁膜で被覆された状態
で埋込まれているゲート電極を備えている。この半導体
装置で特に特徴的なことは、ドレイン領域に接する第２
導電型の第２半導体領域と、ドリフト領域とボディ領域
の間に配置された第１導電型の第１半導体領域を備え、
第２半導体領域とボディ領域が直接に接していることで
ある（請求項２）。ここで、「ドリフト領域とボディ領
域の間に配置された第１導電型の第１半導体領域」と
は、第１半導体領域が、ドリフト領域の上面とボディ領
域の下面の間に配置されている場合のみならず、ドリフ
ト領域の側面とボディ領域の下面の間に配置されている
場合や、これらが組合わされた場合等も含まれる。この
半導体装置によっても、請求項１に記載の半導体装置と
同様の作用効果を奏することができる。
導電型のドレイン領域と、ドレイン領域に接する第１導
電型のドリフト領域と、第２導電型のボディ領域と、ボ
ディ領域に接する第１導電型のソース領域と、ボディ領
域を貫通するトレンチにゲート絶縁膜で被覆された状態
で埋込まれているゲート電極を備えている。この半導体
装置で特に特徴的なことは、ドレイン領域に接する第２
導電型の第２半導体領域と、ドリフト領域とボディ領域
の間に配置された第１導電型の第１半導体領域を備え、
第２半導体領域とボディ領域が直接に接していることで
ある（請求項２）。ここで、「ドリフト領域とボディ領
域の間に配置された第１導電型の第１半導体領域」と
は、第１半導体領域が、ドリフト領域の上面とボディ領
域の下面の間に配置されている場合のみならず、ドリフ
ト領域の側面とボディ領域の下面の間に配置されている
場合や、これらが組合わされた場合等も含まれる。この
半導体装置によっても、請求項１に記載の半導体装置と
同様の作用効果を奏することができる。
【００１２】第１半導体領域がドリフト領域とボディ領
域の少なくとも一方に接していることが好ましい（請求
項３）。この場合、第１半導体領域とドリフト領域の
間、あるいは第１半導体領域とボディ領域の間の少なく
とも一方に第２半導体領域が介在しないので、トレンチ
形成のためのマスクずれ、あるいはトレンチ深さの制御
ずれが生じた場合でも、第２半導体領域に形成されるチ
ャネル領域をより少なくするかあるいは無くすことがで
きる。このため、第２半導体領域にチャネルが形成され
ることによるオン抵抗の増大をより抑制できる。
域の少なくとも一方に接していることが好ましい（請求
項３）。この場合、第１半導体領域とドリフト領域の
間、あるいは第１半導体領域とボディ領域の間の少なく
とも一方に第２半導体領域が介在しないので、トレンチ
形成のためのマスクずれ、あるいはトレンチ深さの制御
ずれが生じた場合でも、第２半導体領域に形成されるチ
ャネル領域をより少なくするかあるいは無くすことがで
きる。このため、第２半導体領域にチャネルが形成され
ることによるオン抵抗の増大をより抑制できる。
【００１３】第１半導体領域がボディ領域内のチャネル
形成部位に接していることがより好ましい（請求項
４）。この場合、キャリアが例えば電子の場合、ボディ
領域のチャネルを通った電子を直接に第１半導体領域に
流れ込ませることができる。このため、トレンチ形成の
ためのマスクずれ、あるいはトレンチ深さの制御ずれが
生じた場合でも、第２半導体領域に形成されるチャネル
領域をより少なくするかあるいは無くすことができるの
で、第２半導体領域にチャネルが形成されることによる
オン抵抗の増大をよりさらに抑制できる。
形成部位に接していることがより好ましい（請求項
４）。この場合、キャリアが例えば電子の場合、ボディ
領域のチャネルを通った電子を直接に第１半導体領域に
流れ込ませることができる。このため、トレンチ形成の
ためのマスクずれ、あるいはトレンチ深さの制御ずれが
生じた場合でも、第２半導体領域に形成されるチャネル
領域をより少なくするかあるいは無くすことができるの
で、第２半導体領域にチャネルが形成されることによる
オン抵抗の増大をよりさらに抑制できる。
【００１４】ドリフト領域が前記トレンチの下方に配置
されており、第１半導体領域がドリフト領域とそのトレ
ンチの底面の間に配置されているとともにドリフト領域
よりも幅広であることが好ましい（請求項５）。この場
合、トレンチ形成のためのマスクずれ、あるいはトレン
チ深さの制御ずれが生じた場合でも、キャリアが例えば
電子の場合、その電子を、ボディ領域のチャネルから第
１半導体領域を経由してドリフト領域に流すことができ
るので、第２半導体領域に形成されるチャネル領域をよ
り少なくするかあるいは無くすことができる。このた
め、第２半導体領域にチャネルが形成されることによる
オン抵抗の増大をより抑制できる。
されており、第１半導体領域がドリフト領域とそのトレ
ンチの底面の間に配置されているとともにドリフト領域
よりも幅広であることが好ましい（請求項５）。この場
合、トレンチ形成のためのマスクずれ、あるいはトレン
チ深さの制御ずれが生じた場合でも、キャリアが例えば
電子の場合、その電子を、ボディ領域のチャネルから第
１半導体領域を経由してドリフト領域に流すことができ
るので、第２半導体領域に形成されるチャネル領域をよ
り少なくするかあるいは無くすことができる。このた
め、第２半導体領域にチャネルが形成されることによる
オン抵抗の増大をより抑制できる。
【００１５】第１半導体領域がドリフト領域よりも左右
方向にほぼ同じ長さだけ幅広であることがより好ましい
（請求項６）。この場合、第１半導体領域がドリフト領
域より左右方向に伸びる長さが異なる場合に比較して、
第２半導体領域に形成されるチャネル領域を少なくする
ことができる。
方向にほぼ同じ長さだけ幅広であることがより好ましい
（請求項６）。この場合、第１半導体領域がドリフト領
域より左右方向に伸びる長さが異なる場合に比較して、
第２半導体領域に形成されるチャネル領域を少なくする
ことができる。
【００１６】ドリフト領域が前記トレンチの下方に配置
されており、第１半導体領域はドリフト領域とそのトレ
ンチの底面の間に配置されているとともにトレンチより
も幅広であることが好ましい（請求項７）。この場合
も、第２半導体領域に形成されるチャネル領域をより少
なくするかあるいは無くすことができるので、第２半導
体領域にチャネルが形成されることによるオン抵抗の増
大をより抑制できる。
されており、第１半導体領域はドリフト領域とそのトレ
ンチの底面の間に配置されているとともにトレンチより
も幅広であることが好ましい（請求項７）。この場合
も、第２半導体領域に形成されるチャネル領域をより少
なくするかあるいは無くすことができるので、第２半導
体領域にチャネルが形成されることによるオン抵抗の増
大をより抑制できる。
【００１７】第１半導体領域が前記トレンチよりも左右
方向にほぼ同じ長さだけ幅広であることがより好ましい
（請求項８）。この場合も、第１半導体領域がトレンチ
より左右方向に伸びる長さが異なる場合に比較して、第
２半導体領域に形成されるチャネル領域を少なくするこ
とができる。
方向にほぼ同じ長さだけ幅広であることがより好ましい
（請求項８）。この場合も、第１半導体領域がトレンチ
より左右方向に伸びる長さが異なる場合に比較して、第
２半導体領域に形成されるチャネル領域を少なくするこ
とができる。
【００１８】第１半導体領域が前記トレンチの底面の隅
部を覆うことが好ましい（請求項９）。この場合、キャ
リアが通る通路に第１半導体領域をより適切に配置でき
るので、第２半導体領域にチャネルが形成されることに
よるオン抵抗の増大をよりさらに抑制できる。
部を覆うことが好ましい（請求項９）。この場合、キャ
リアが通る通路に第１半導体領域をより適切に配置でき
るので、第２半導体領域にチャネルが形成されることに
よるオン抵抗の増大をよりさらに抑制できる。
【００１９】本発明の第３の態様の半導体装置は、第１
導電型のドレイン領域と、ドレイン領域に接する第１導
電型のドリフト領域と、第２導電型のボディ領域と、ボ
ディ領域に接する第１導電型のソース領域と、ボディ領
域を貫通するトレンチにゲート絶縁膜で被覆された状態
で埋込まれているゲート電極を備えている。この半導体
装置で特に特徴的なことは、ドリフト領域に接する第２
導電型の第２半導体領域を備え、ドレイン領域とボディ
領域、および第２半導体領域とボディ領域が直接に接し
ていることである（請求項１０）。この装置によると、
半導体装置に上記したような第１半導体領域を形成しな
くても、トレンチ形成の際のマスクずれ、あるいはトレ
ンチ深さの制御ずれによるオン抵抗の増大を抑制し、か
つ、第２半導体領域がフローティングの電位状態となら
ないようにして耐圧特性を安定化させながらも、第２半
導体領域とボディ領域間の電流経路を短くすることがで
きる。
導電型のドレイン領域と、ドレイン領域に接する第１導
電型のドリフト領域と、第２導電型のボディ領域と、ボ
ディ領域に接する第１導電型のソース領域と、ボディ領
域を貫通するトレンチにゲート絶縁膜で被覆された状態
で埋込まれているゲート電極を備えている。この半導体
装置で特に特徴的なことは、ドリフト領域に接する第２
導電型の第２半導体領域を備え、ドレイン領域とボディ
領域、および第２半導体領域とボディ領域が直接に接し
ていることである（請求項１０）。この装置によると、
半導体装置に上記したような第１半導体領域を形成しな
くても、トレンチ形成の際のマスクずれ、あるいはトレ
ンチ深さの制御ずれによるオン抵抗の増大を抑制し、か
つ、第２半導体領域がフローティングの電位状態となら
ないようにして耐圧特性を安定化させながらも、第２半
導体領域とボディ領域間の電流経路を短くすることがで
きる。
【００２０】ドリフト領域がボディ領域内のチャネル形
成部位に接していることが好ましい（請求項１１）。ド
リフト領域が前記トレンチの下方に配置されているとと
もにそのトレンチよりも幅広であることが好ましい（請
求項１２）。ドリフト領域が前記トレンチよりも左右方
向にほぼ同じ長さだけ幅広であることがより好ましい
（請求項１３）。ドリフト領域が前記トレンチの底面の
隅部を覆うことが好ましい（請求項１４）。これらの場
合も、第２半導体領域に形成されるチャネル領域をより
少なくするかあるいは無くすことができるので、第２半
導体領域にチャネルが形成されることによるオン抵抗の
増大をより抑制できる。
成部位に接していることが好ましい（請求項１１）。ド
リフト領域が前記トレンチの下方に配置されているとと
もにそのトレンチよりも幅広であることが好ましい（請
求項１２）。ドリフト領域が前記トレンチよりも左右方
向にほぼ同じ長さだけ幅広であることがより好ましい
（請求項１３）。ドリフト領域が前記トレンチの底面の
隅部を覆うことが好ましい（請求項１４）。これらの場
合も、第２半導体領域に形成されるチャネル領域をより
少なくするかあるいは無くすことができるので、第２半
導体領域にチャネルが形成されることによるオン抵抗の
増大をより抑制できる。
【００２１】本発明は半導体装置の製造方法をも実現す
る。この製造方法は、第１導電型のドレイン領域を形成
する工程と、ドレイン領域上に第１導電型のドリフト領
域と第２導電型の第２半導体領域の横方向の互層構造を
形成する工程と、ドリフト領域上にドリフト領域よりも
幅広の第１導電型の第１半導体領域を形成する工程と、
第２半導体領域と第１半導体領域上に第２導電型のボデ
ィ領域を形成する工程と、ボディ領域を貫通して第１半
導体領域に達するトレンチを形成する工程と、トレンチ
内にゲート電極を埋込む工程を有する（請求項１５）。
この製造方法によると、トレンチ形成のためのマスクず
れ、あるいはトレンチ深さの制御ずれによるオン抵抗の
増大を抑制し、かつ、第２半導体領域がフローティング
の電位状態とならないようにして耐圧特性を安定化させ
ながらも、第２半導体領域とボディ領域間の電流経路が
短い半導体装置を製造することができる。
る。この製造方法は、第１導電型のドレイン領域を形成
する工程と、ドレイン領域上に第１導電型のドリフト領
域と第２導電型の第２半導体領域の横方向の互層構造を
形成する工程と、ドリフト領域上にドリフト領域よりも
幅広の第１導電型の第１半導体領域を形成する工程と、
第２半導体領域と第１半導体領域上に第２導電型のボデ
ィ領域を形成する工程と、ボディ領域を貫通して第１半
導体領域に達するトレンチを形成する工程と、トレンチ
内にゲート電極を埋込む工程を有する（請求項１５）。
この製造方法によると、トレンチ形成のためのマスクず
れ、あるいはトレンチ深さの制御ずれによるオン抵抗の
増大を抑制し、かつ、第２半導体領域がフローティング
の電位状態とならないようにして耐圧特性を安定化させ
ながらも、第２半導体領域とボディ領域間の電流経路が
短い半導体装置を製造することができる。
【００２２】第１半導体領域を前記トレンチよりも幅広
に形成することが好ましい（請求項１６）。この場合
も、第２半導体領域に形成されるチャネル領域をより少
なくするかあるいは無くすことができるので、第２半導
体領域にチャネルが形成されることによるオン抵抗の増
大をより抑制できる。
に形成することが好ましい（請求項１６）。この場合
も、第２半導体領域に形成されるチャネル領域をより少
なくするかあるいは無くすことができるので、第２半導
体領域にチャネルが形成されることによるオン抵抗の増
大をより抑制できる。
【００２３】第１半導体領域を形成する工程の後、第１
半導体領域の一部に第２半導体領域に達するまで第２導
電型の不純物を添加して第２導電型の接続領域を形成す
る工程と、第１半導体領域と接続領域上に第２導電型の
ボディ領域を成膜して形成する工程を行うことが好まし
い（請求項１７）。ここで、対象物（第１半導体領域
等）を単に「形成する」という場合は、あらゆる方法で
その対象物を形成する場合を含む。対象物を「成膜して
形成する」とは、例えばＣＶＤ法（エピタキシャル成長
法を含む）等によって対象物を形成することを意味す
る。対象物を「不純物を添加して…形成する」とは、例
えば熱拡散法やイオン注入法によってある半導体層（た
だし、この半導体層は成膜して形成されるのが通常であ
る）に不純物を添加することで対象物を形成することを
意味する。この場合、通常は厚さの厚いボディ領域は成
膜して形成するので、深い不純物添加処理を行う必要が
ない。このため、不純物添加処理の負担を低減できる。
具体的には、例えば熱拡散法の場合は熱処理時間を短く
することができ、イオン注入法の場合はイオン注入の速
度を低速にすることができる。なお、接続領域は不純物
を添加して形成しても通常は厚さが薄いので、不純物添
加処理の負担はそれほど大きくない。
半導体領域の一部に第２半導体領域に達するまで第２導
電型の不純物を添加して第２導電型の接続領域を形成す
る工程と、第１半導体領域と接続領域上に第２導電型の
ボディ領域を成膜して形成する工程を行うことが好まし
い（請求項１７）。ここで、対象物（第１半導体領域
等）を単に「形成する」という場合は、あらゆる方法で
その対象物を形成する場合を含む。対象物を「成膜して
形成する」とは、例えばＣＶＤ法（エピタキシャル成長
法を含む）等によって対象物を形成することを意味す
る。対象物を「不純物を添加して…形成する」とは、例
えば熱拡散法やイオン注入法によってある半導体層（た
だし、この半導体層は成膜して形成されるのが通常であ
る）に不純物を添加することで対象物を形成することを
意味する。この場合、通常は厚さの厚いボディ領域は成
膜して形成するので、深い不純物添加処理を行う必要が
ない。このため、不純物添加処理の負担を低減できる。
具体的には、例えば熱拡散法の場合は熱処理時間を短く
することができ、イオン注入法の場合はイオン注入の速
度を低速にすることができる。なお、接続領域は不純物
を添加して形成しても通常は厚さが薄いので、不純物添
加処理の負担はそれほど大きくない。
【００２４】あるいは、第１半導体領域を形成する工程
の後、第１半導体領域の一部に第２半導体領域に達する
トレンチを形成する工程と、そのトレンチ内と第１半導
体領域上に第２導電型のボディ領域を成膜して形成する
工程を行うことが好ましい（請求項１８）。この場合、
トレンチ内に第２導電型のボディ領域が埋込まれ、その
ボディ領域は第２半導体領域に接するため、不純物を添
加して第２導電型の接続領域を形成しなくてもよい。
の後、第１半導体領域の一部に第２半導体領域に達する
トレンチを形成する工程と、そのトレンチ内と第１半導
体領域上に第２導電型のボディ領域を成膜して形成する
工程を行うことが好ましい（請求項１８）。この場合、
トレンチ内に第２導電型のボディ領域が埋込まれ、その
ボディ領域は第２半導体領域に接するため、不純物を添
加して第２導電型の接続領域を形成しなくてもよい。
【００２５】第１半導体領域を形成する工程は、ドリフ
ト領域と第２半導体領域で形成される互層構造上に第１
半導体領域を成膜して行うことが好ましい（請求項１
９）。この場合、第１半導体領域を比較的簡単に形成す
ることができる。
ト領域と第２半導体領域で形成される互層構造上に第１
半導体領域を成膜して行うことが好ましい（請求項１
９）。この場合、第１半導体領域を比較的簡単に形成す
ることができる。
【００２６】第１半導体領域を成膜して形成する工程
は、第１導電型のドレイン領域上に第２導電型の第２半
導体領域を形成する工程と、第２半導体領域を貫通して
ドレイン領域に達するトレンチを形成する工程と、トレ
ンチ内に第１導電型のドリフト領域を成膜して形成して
ドリフト領域と第２半導体領域の横方向の互層構造を形
成した後に、連続して行うことが好ましい（請求項２
０）。この場合、横方向の互層構造を形成した後に、連
続してその互層構造上にドリフト領域と同じ導電型であ
る第１半導体領域を成膜して形成できることから、ドリ
フト領域と第１半導体領域を別個に成膜して形成する場
合に比較して、半導体装置の製造工程を簡素化すること
ができる。
は、第１導電型のドレイン領域上に第２導電型の第２半
導体領域を形成する工程と、第２半導体領域を貫通して
ドレイン領域に達するトレンチを形成する工程と、トレ
ンチ内に第１導電型のドリフト領域を成膜して形成して
ドリフト領域と第２半導体領域の横方向の互層構造を形
成した後に、連続して行うことが好ましい（請求項２
０）。この場合、横方向の互層構造を形成した後に、連
続してその互層構造上にドリフト領域と同じ導電型であ
る第１半導体領域を成膜して形成できることから、ドリ
フト領域と第１半導体領域を別個に成膜して形成する場
合に比較して、半導体装置の製造工程を簡素化すること
ができる。
【００２７】あるいは、第１半導体領域を形成する工程
は、ドリフト領域と第２半導体領域で形成される互層構
造上に第２導電型層を成膜して形成し、その第２導電型
層に第１導電型の不純物を添加して行うことが好ましい
（請求項２１）。この場合も、第１半導体領域を比較的
簡単に形成することができる。
は、ドリフト領域と第２半導体領域で形成される互層構
造上に第２導電型層を成膜して形成し、その第２導電型
層に第１導電型の不純物を添加して行うことが好ましい
（請求項２１）。この場合も、第１半導体領域を比較的
簡単に形成することができる。
【００２８】あるいは、第１半導体領域を形成する工程
は、ドリフト領域と第２半導体領域で形成される互層構
造の上部に第１導電型の不純物を添加して行うことが好
ましい（請求項２２）。この場合、互層構造を形成した
後、第１半導体領域を形成するためにさらに成膜を行わ
なくてもよい。
は、ドリフト領域と第２半導体領域で形成される互層構
造の上部に第１導電型の不純物を添加して行うことが好
ましい（請求項２２）。この場合、互層構造を形成した
後、第１半導体領域を形成するためにさらに成膜を行わ
なくてもよい。
【００２９】あるいはまた、第１導電型のドレイン領域
上に第１導電型のドリフト領域を形成する工程と、ドリ
フト領域を貫通してドレイン領域に達するトレンチを形
成する工程と、トレンチ内に第２導電型の第２半導体領
域を成膜して形成してドリフト領域と第２半導体領域の
横方向の互層構造を形成した後に、連続してその互層構
造上に第２導電型層を成膜して形成する工程と、第２導
電型層に第１導電型の不純物を添加して第１導電型の第
１半導体領域を形成する工程を有することが好ましい
（請求項２３）。この場合、互層構造上に連続して成膜
した第２導電型層を利用して、第１半導体領域を形成す
ることができる。
上に第１導電型のドリフト領域を形成する工程と、ドリ
フト領域を貫通してドレイン領域に達するトレンチを形
成する工程と、トレンチ内に第２導電型の第２半導体領
域を成膜して形成してドリフト領域と第２半導体領域の
横方向の互層構造を形成した後に、連続してその互層構
造上に第２導電型層を成膜して形成する工程と、第２導
電型層に第１導電型の不純物を添加して第１導電型の第
１半導体領域を形成する工程を有することが好ましい
（請求項２３）。この場合、互層構造上に連続して成膜
した第２導電型層を利用して、第１半導体領域を形成す
ることができる。
【００３０】第１導電型のドレイン領域上に第２導電型
の第２半導体領域を形成する工程と、第２半導体領域を
貫通してドレイン領域に達するトレンチを形成する工程
と、トレンチ内に第１導電型のドリフト領域を成膜して
形成してドリフト領域と第２半導体領域の横方向の互層
構造を形成した後に、連続して第１導電型層を成膜して
形成する工程と、第１導電型層に少なくとも第２導電型
の不純物を添加して第２導電型の接続領域と第１導電型
の第１半導体領域と第２導電型のボディ領域を形成する
工程を有することが好ましい（請求項２４）。この場
合、互層構造上に連続して第１導電型層を成膜する。そ
の連続成膜後は、その第１導電型層に第２導電型の不純
物を添加して接続領域と第１半導体領域とボディ領域を
形成する。このため、上記したように連続成膜を行って
製造工程を簡素化できる上に、連続成膜を行った後は接
続領域と第１半導体領域とボディ領域を形成するために
さらに成膜を行わなくてもよい。
の第２半導体領域を形成する工程と、第２半導体領域を
貫通してドレイン領域に達するトレンチを形成する工程
と、トレンチ内に第１導電型のドリフト領域を成膜して
形成してドリフト領域と第２半導体領域の横方向の互層
構造を形成した後に、連続して第１導電型層を成膜して
形成する工程と、第１導電型層に少なくとも第２導電型
の不純物を添加して第２導電型の接続領域と第１導電型
の第１半導体領域と第２導電型のボディ領域を形成する
工程を有することが好ましい（請求項２４）。この場
合、互層構造上に連続して第１導電型層を成膜する。そ
の連続成膜後は、その第１導電型層に第２導電型の不純
物を添加して接続領域と第１半導体領域とボディ領域を
形成する。このため、上記したように連続成膜を行って
製造工程を簡素化できる上に、連続成膜を行った後は接
続領域と第１半導体領域とボディ領域を形成するために
さらに成膜を行わなくてもよい。
【００３１】あるいは、ドリフト領域と第２半導体領域
の横方向の互層構造を形成する工程の後、その互層構造
の上部に第１導電型の不純物を添加して第１導電型層を
形成する工程と、第１導電型層に少なくとも第２導電型
の不純物を添加して第２導電型の接続領域と第１導電型
の第１半導体領域と第２導電型のボディ領域を形成する
工程を有することが好ましい（請求項２５）。この場
合、横方向の互層構造を形成した後は、その互層構造の
上部に不純物を添加して第１導電型層を形成し、その第
１導電型層に不純物を添加して接続領域と第１半導体領
域とボディ領域を形成する。このため、横方向の互層構
造を形成した後は、接続領域と第１半導体領域とボディ
領域を形成するために成膜を行わなくてもよい。
の横方向の互層構造を形成する工程の後、その互層構造
の上部に第１導電型の不純物を添加して第１導電型層を
形成する工程と、第１導電型層に少なくとも第２導電型
の不純物を添加して第２導電型の接続領域と第１導電型
の第１半導体領域と第２導電型のボディ領域を形成する
工程を有することが好ましい（請求項２５）。この場
合、横方向の互層構造を形成した後は、その互層構造の
上部に不純物を添加して第１導電型層を形成し、その第
１導電型層に不純物を添加して接続領域と第１半導体領
域とボディ領域を形成する。このため、横方向の互層構
造を形成した後は、接続領域と第１半導体領域とボディ
領域を形成するために成膜を行わなくてもよい。
【００３２】あるいはまた、第１導電型のドレイン領域
上に第１導電型のドリフト領域を形成する工程と、ドリ
フト領域を貫通してドレイン領域に達するトレンチを形
成する工程と、トレンチ内に第２導電型の第２半導体領
域を成膜して形成してドリフト領域と第２半導体領域の
横方向の互層構造を形成した後に、連続してその互層構
造上に第２導電型層を成膜して形成する工程と、第２導
電型層に少なくとも第１導電型の不純物を添加して第１
導電型の第１半導体領域と第２導電型の接続領域と第２
導電型のボディ領域を形成する工程を有することが好ま
しい（請求項２６）。この場合、互層構造上に連続して
第２導電型層を成膜する。その連続成膜後は、その第２
導電型層に不純物を添加して第１半導体領域と接続領域
とボディ領域を形成する。このため、上記したように連
続成膜を行って製造工程を簡素化できる上に、連続成膜
を行った後は第１半導体領域と接続領域とボディ領域を
形成するためにさらに成膜を行わなくてもよい。
上に第１導電型のドリフト領域を形成する工程と、ドリ
フト領域を貫通してドレイン領域に達するトレンチを形
成する工程と、トレンチ内に第２導電型の第２半導体領
域を成膜して形成してドリフト領域と第２半導体領域の
横方向の互層構造を形成した後に、連続してその互層構
造上に第２導電型層を成膜して形成する工程と、第２導
電型層に少なくとも第１導電型の不純物を添加して第１
導電型の第１半導体領域と第２導電型の接続領域と第２
導電型のボディ領域を形成する工程を有することが好ま
しい（請求項２６）。この場合、互層構造上に連続して
第２導電型層を成膜する。その連続成膜後は、その第２
導電型層に不純物を添加して第１半導体領域と接続領域
とボディ領域を形成する。このため、上記したように連
続成膜を行って製造工程を簡素化できる上に、連続成膜
を行った後は第１半導体領域と接続領域とボディ領域を
形成するためにさらに成膜を行わなくてもよい。
【００３３】第１導電型のドレイン領域上に第２導電型
の第２半導体領域を形成する工程と、第２半導体領域の
上部に第１トレンチを形成する工程と、第１トレンチの
下面に繋がる位置に第１トレンチよりも幅が狭く、か
つ、ドレイン領域に達する第２トレンチを形成する工程
と、第２トレンチ内に第１導電型のドリフト領域を成膜
して形成した後に、連続して第１トレンチ内に第１導電
型の第１半導体領域を成膜して形成する工程を有するこ
とが好ましい（請求項２７）。この場合、第２トレンチ
内にドリフト領域を成膜して形成した後に、連続して第
１トレンチ内にドリフト領域と同じ導電型である第１半
導体領域を成膜して形成できることから、ドリフト領域
と第１半導体領域を別個に成膜して形成する場合に比較
して、半導体装置の製造工程を簡素化することができ
る。この製造方法は、請求項５に記載の半導体装置を製
造する場合に特に有用である。
の第２半導体領域を形成する工程と、第２半導体領域の
上部に第１トレンチを形成する工程と、第１トレンチの
下面に繋がる位置に第１トレンチよりも幅が狭く、か
つ、ドレイン領域に達する第２トレンチを形成する工程
と、第２トレンチ内に第１導電型のドリフト領域を成膜
して形成した後に、連続して第１トレンチ内に第１導電
型の第１半導体領域を成膜して形成する工程を有するこ
とが好ましい（請求項２７）。この場合、第２トレンチ
内にドリフト領域を成膜して形成した後に、連続して第
１トレンチ内にドリフト領域と同じ導電型である第１半
導体領域を成膜して形成できることから、ドリフト領域
と第１半導体領域を別個に成膜して形成する場合に比較
して、半導体装置の製造工程を簡素化することができ
る。この製造方法は、請求項５に記載の半導体装置を製
造する場合に特に有用である。
【００３４】
【発明の実施の形態】（第１実施例） 図１に第１実施
例の縦型半導体装置１００の断面図を示す。なお、この
縦型半導体装置１００は、請求項１から９に記載の半導
体装置を具現化するものである。この縦型半導体装置１
００は、幅Ａに示す範囲内の構造が一つの単位となって
おり、実際には、この単位構造が横方向に繰返し形成さ
れている。また、図１に示す構造が紙面垂直方向に連続
して伸びている。図１の縦型半導体装置１００は、Ｕ溝
（Ｕ字形状のトレンチ１１３）型のＭＯＳ（Metal Oxid
e Semiconductor）ＦＥＴ（Field Effect Transistor）
構造となっている。この縦型半導体装置１００は、例え
ば自動車のモータや家庭用電気機器の電力変換あるいは
電力制御に用いられる。この縦型半導体装置１００は、
ドレイン領域１０２と、ドリフト領域１０６と、シリコ
ン領域（第２半導体領域の一例）１０８と、ボディ領域
１１２と、上部シリコン領域（第１半導体領域の一例）
１１０と、ソース領域１１４と、ゲート電極１２０を備
えている。
例の縦型半導体装置１００の断面図を示す。なお、この
縦型半導体装置１００は、請求項１から９に記載の半導
体装置を具現化するものである。この縦型半導体装置１
００は、幅Ａに示す範囲内の構造が一つの単位となって
おり、実際には、この単位構造が横方向に繰返し形成さ
れている。また、図１に示す構造が紙面垂直方向に連続
して伸びている。図１の縦型半導体装置１００は、Ｕ溝
（Ｕ字形状のトレンチ１１３）型のＭＯＳ（Metal Oxid
e Semiconductor）ＦＥＴ（Field Effect Transistor）
構造となっている。この縦型半導体装置１００は、例え
ば自動車のモータや家庭用電気機器の電力変換あるいは
電力制御に用いられる。この縦型半導体装置１００は、
ドレイン領域１０２と、ドリフト領域１０６と、シリコ
ン領域（第２半導体領域の一例）１０８と、ボディ領域
１１２と、上部シリコン領域（第１半導体領域の一例）
１１０と、ソース領域１１４と、ゲート電極１２０を備
えている。
【００３５】ドレイン領域１０２はｎ＋型（第１導電
型）である。厚さ（縦方向の長さ）は２μｍである。ド
リフト領域１０６はｎ型（第１導電型）であり、ｎ＋型
ドレイン領域１０２に接しており、縦型半導体装置１０
０のオン時にキャリア（電子）が流れる。また、耐圧時
には、シリコン領域１０８とともに空乏化する。ｎ型ド
リフト領域１０６のｎ型不純物濃度は２．８Ｅ１６ｃｍ
−３であり、幅は１μｍであり、厚さは１０μｍであ
る。これらの数値は、所望の耐圧時にｎ型ドリフト領域
１０６を完全空乏化できる数値に選択されている。シリ
コン領域１０８はｐ型（第２導電型）であり、ｎ型ドリ
フト領域１０６に接しており、耐圧時に空乏化する。ｐ
型シリコン領域１０８のｐ型不純物濃度は１Ｅ１６ｃｍ
−３であり、幅は３μｍであり、厚さは１０μｍであ
る。ただし、後述する上部ｎ型シリコン領域１１０に挟
まれた領域の幅は１μｍである。これらの数値は、所望
の耐圧時にｐ型シリコン領域１０８を完全空乏化できる
数値に選択されている。
型）である。厚さ（縦方向の長さ）は２μｍである。ド
リフト領域１０６はｎ型（第１導電型）であり、ｎ＋型
ドレイン領域１０２に接しており、縦型半導体装置１０
０のオン時にキャリア（電子）が流れる。また、耐圧時
には、シリコン領域１０８とともに空乏化する。ｎ型ド
リフト領域１０６のｎ型不純物濃度は２．８Ｅ１６ｃｍ
−３であり、幅は１μｍであり、厚さは１０μｍであ
る。これらの数値は、所望の耐圧時にｎ型ドリフト領域
１０６を完全空乏化できる数値に選択されている。シリ
コン領域１０８はｐ型（第２導電型）であり、ｎ型ドリ
フト領域１０６に接しており、耐圧時に空乏化する。ｐ
型シリコン領域１０８のｐ型不純物濃度は１Ｅ１６ｃｍ
−３であり、幅は３μｍであり、厚さは１０μｍであ
る。ただし、後述する上部ｎ型シリコン領域１１０に挟
まれた領域の幅は１μｍである。これらの数値は、所望
の耐圧時にｐ型シリコン領域１０８を完全空乏化できる
数値に選択されている。
【００３６】ｎ型ドリフト領域１０６とｐ型シリコン領
域１０８は、キャリアの移動方向に直交する方向、即
ち、横方向に交互に配置されており、これらのｎ型ドリ
フト領域１０６とｐ型シリコン領域１０８の互層構造に
よっていわゆるスーパージャンクション構造１０４が形
成されている。即ち、ｎ型ドリフト領域１０６とｐ型シ
リコン領域１０８はｐｎ接合部１０７で接合しており、
ｎ型ドリフト領域１０６とｐ型シリコン領域１０８の互
層構造によって、ｐｎ接合部１０７が横方向に断続的に
形成されている。
域１０８は、キャリアの移動方向に直交する方向、即
ち、横方向に交互に配置されており、これらのｎ型ドリ
フト領域１０６とｐ型シリコン領域１０８の互層構造に
よっていわゆるスーパージャンクション構造１０４が形
成されている。即ち、ｎ型ドリフト領域１０６とｐ型シ
リコン領域１０８はｐｎ接合部１０７で接合しており、
ｎ型ドリフト領域１０６とｐ型シリコン領域１０８の互
層構造によって、ｐｎ接合部１０７が横方向に断続的に
形成されている。
【００３７】ボディ領域１１２はｐ型（第２導電型）で
ある。上記したｐ型シリコン領域１０８とｐ型ボディ領
域１１２は直接に接している。縦型半導体装置１００の
オン時には、ｐ型ボディ領域１１２のうち領域１１２ａ
にｎ型チャネルが形成される。ｐ型ボディ領域１１２の
ｐ型不純物濃度は５Ｅ１６ｃｍ−３であり、厚さは１．
５μｍである。ｐ型ボディ領域１１２の表面には、厚さ
０．５μｍのｐ＋型のボディコンタクト領域１１６が形
成されている。
ある。上記したｐ型シリコン領域１０８とｐ型ボディ領
域１１２は直接に接している。縦型半導体装置１００の
オン時には、ｐ型ボディ領域１１２のうち領域１１２ａ
にｎ型チャネルが形成される。ｐ型ボディ領域１１２の
ｐ型不純物濃度は５Ｅ１６ｃｍ−３であり、厚さは１．
５μｍである。ｐ型ボディ領域１１２の表面には、厚さ
０．５μｍのｐ＋型のボディコンタクト領域１１６が形
成されている。
【００３８】上部シリコン領域１１０はｎ型（第１導電
型）であり、ｎ型ドリフト領域１０６とｐ型ボディ領域
１１２を繋ぐキャリア通路のほぼ全体を含む領域に配置
されている。上部ｎ型シリコン領域１１０は、ｎ型ドリ
フト領域１０６の上面（点線Ｙを有する面）と、ｐ型ボ
ディ領域１１２の下面の間に配置されている。上部ｎ型
シリコン領域１１０は、ｎ型ドリフト領域１０６に接し
ている。本実施例は後述する第１製造方法例等により上
部ｎ型シリコン領域１１０とｎ型ドリフト領域１０６を
一体的に成膜して形成した場合を示している。上部ｎ型
シリコン領域１１０のｎ型不純物濃度はｎ型ドリフト領
域１０６と同様に、２．８Ｅ１６ｃｍ− ３である。ただ
し、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１
１０の不純物濃度は異ならせてもよい。例えば、上部ｎ
型シリコン領域１１０のｎ型不純物濃度を１Ｅ１６ｃｍ
−３としてもよい。図１の点線Ｙが上部ｎ型シリコン領
域１１０とｎ型ドリフト領域１０６の境界線である。
型）であり、ｎ型ドリフト領域１０６とｐ型ボディ領域
１１２を繋ぐキャリア通路のほぼ全体を含む領域に配置
されている。上部ｎ型シリコン領域１１０は、ｎ型ドリ
フト領域１０６の上面（点線Ｙを有する面）と、ｐ型ボ
ディ領域１１２の下面の間に配置されている。上部ｎ型
シリコン領域１１０は、ｎ型ドリフト領域１０６に接し
ている。本実施例は後述する第１製造方法例等により上
部ｎ型シリコン領域１１０とｎ型ドリフト領域１０６を
一体的に成膜して形成した場合を示している。上部ｎ型
シリコン領域１１０のｎ型不純物濃度はｎ型ドリフト領
域１０６と同様に、２．８Ｅ１６ｃｍ− ３である。ただ
し、ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１
１０の不純物濃度は異ならせてもよい。例えば、上部ｎ
型シリコン領域１１０のｎ型不純物濃度を１Ｅ１６ｃｍ
−３としてもよい。図１の点線Ｙが上部ｎ型シリコン領
域１１０とｎ型ドリフト領域１０６の境界線である。
【００３９】上部ｎ型シリコン領域１１０は、ｐ型ボデ
ィ領域１１２とも接しており、さらにｐ型ボディ領域１
１２のうち、ｎ型チャネルが形成される領域１１２ａと
も接している。上部ｎ型シリコン領域１１０は、ｎ型ド
リフト領域１０６とトレンチ１１３の底面の間に配置さ
れているとともに、ｎ型ドリフト領域１０６およびトレ
ンチ１１３より幅広である。具体的な幅の一例は３μｍ
であり、厚さは１μｍである。上部ｎ型シリコン領域１
１０は、ｎ型ドリフト領域１０６およびトレンチ１１３
よりも左右方向にほぼ同じ長さだけ幅広である。上部ｎ
型シリコン領域１１０は、トレンチ１１３の底面の２箇
所の隅部１１３ａを覆っている。
ィ領域１１２とも接しており、さらにｐ型ボディ領域１
１２のうち、ｎ型チャネルが形成される領域１１２ａと
も接している。上部ｎ型シリコン領域１１０は、ｎ型ド
リフト領域１０６とトレンチ１１３の底面の間に配置さ
れているとともに、ｎ型ドリフト領域１０６およびトレ
ンチ１１３より幅広である。具体的な幅の一例は３μｍ
であり、厚さは１μｍである。上部ｎ型シリコン領域１
１０は、ｎ型ドリフト領域１０６およびトレンチ１１３
よりも左右方向にほぼ同じ長さだけ幅広である。上部ｎ
型シリコン領域１１０は、トレンチ１１３の底面の２箇
所の隅部１１３ａを覆っている。
【００４０】なお、上部ｎ型シリコン領域１１０の厚さ
は、後述する異方性エッチングによるトレンチ１１３の
深さの制御ずれを考慮すると、０．５μｍ以上であるこ
とが好ましい。また、縦型半導体装置１００の耐圧時に
空乏層が上部ｎ型シリコン領域１１０内に伸びて完全空
乏化、あるい完全空乏化に近い状態となるような厚さ以
下であることが好ましい。具体的には、求められる耐圧
とその領域の不純物濃度にもよるが、例えば約１．５μ
ｍ以下であることが好ましい。
は、後述する異方性エッチングによるトレンチ１１３の
深さの制御ずれを考慮すると、０．５μｍ以上であるこ
とが好ましい。また、縦型半導体装置１００の耐圧時に
空乏層が上部ｎ型シリコン領域１１０内に伸びて完全空
乏化、あるい完全空乏化に近い状態となるような厚さ以
下であることが好ましい。具体的には、求められる耐圧
とその領域の不純物濃度にもよるが、例えば約１．５μ
ｍ以下であることが好ましい。
【００４１】ソース領域１１４はｎ＋型（第１導電型）
であり、ｐ型ボディ領域１１２の表面に接している。ｎ
＋型ソース領域１１４の厚さは０．５μｍである。ゲー
ト電極１２０は、ボディ領域１１２を貫通するトレンチ
１１３に、断面Ｕ字状のゲート絶縁膜１１８で被覆され
た状態で埋込まれている。ゲート電極１２０の幅は１μ
ｍであり、深さは２．５μｍである。ゲート絶縁膜１１
８の幅は０．１μｍである。この幅は、要求されるしき
い値電圧に応じて選択される。
であり、ｐ型ボディ領域１１２の表面に接している。ｎ
＋型ソース領域１１４の厚さは０．５μｍである。ゲー
ト電極１２０は、ボディ領域１１２を貫通するトレンチ
１１３に、断面Ｕ字状のゲート絶縁膜１１８で被覆され
た状態で埋込まれている。ゲート電極１２０の幅は１μ
ｍであり、深さは２．５μｍである。ゲート絶縁膜１１
８の幅は０．１μｍである。この幅は、要求されるしき
い値電圧に応じて選択される。
【００４２】次に、第１実施例の縦型半導体装置１００
の動作を説明する。図１に示すｎ＋型ドレイン領域１０
２には正電圧が印加されており、ｎ＋型ソース領域１１
４とｐ＋型ボディコンタクト領域１１６は接地されてい
る。この状態で縦型半導体装置１００をオンすると、即
ち、トレンチゲート電極１２０に正電圧が印加される
と、ｐ型ボディ領域１１２中の電子は領域１１２ａに集
まり、ｎ型チャネルが形成される。これにより、ｎ＋型
ソース領域１１４から供給された電子は、ｎ型チャネル
１１２ａ、上部ｎ型シリコン領域１１０、ｎ型ドリフト
領域１０６の順に流れ、ｎ＋型ドレイン領域１０２に達
する。即ち、縦型半導体装置１００のオン時には、ドレ
イン領域１０２からソース領域１１４に電流が流れる。
の動作を説明する。図１に示すｎ＋型ドレイン領域１０
２には正電圧が印加されており、ｎ＋型ソース領域１１
４とｐ＋型ボディコンタクト領域１１６は接地されてい
る。この状態で縦型半導体装置１００をオンすると、即
ち、トレンチゲート電極１２０に正電圧が印加される
と、ｐ型ボディ領域１１２中の電子は領域１１２ａに集
まり、ｎ型チャネルが形成される。これにより、ｎ＋型
ソース領域１１４から供給された電子は、ｎ型チャネル
１１２ａ、上部ｎ型シリコン領域１１０、ｎ型ドリフト
領域１０６の順に流れ、ｎ＋型ドレイン領域１０２に達
する。即ち、縦型半導体装置１００のオン時には、ドレ
イン領域１０２からソース領域１１４に電流が流れる。
【００４３】このように、上記構成の縦型半導体装置１
００によると、ｎ型チャネル１１２ａを流れ出た電子
は、上部ｎ型シリコン領域（特にトレンチ１１３に沿っ
た領域）１１０、ｎ型ドリフト領域１０６の順に流れ、
ｐ型シリコン領域１０８には流れない。このため、ｐ型
シリコン領域１０８にｎ型チャネルが形成されることで
オン抵抗が増大することがない。上記構成の半導体装置
は、ｐ型シリコン領域１０８に形成されるｎ型チャネル
のチャネル抵抗が半導体装置全体のオン抵抗に大きく寄
与する２００Ｖ以下の耐圧系のものに採用するとより効
果がある。
００によると、ｎ型チャネル１１２ａを流れ出た電子
は、上部ｎ型シリコン領域（特にトレンチ１１３に沿っ
た領域）１１０、ｎ型ドリフト領域１０６の順に流れ、
ｐ型シリコン領域１０８には流れない。このため、ｐ型
シリコン領域１０８にｎ型チャネルが形成されることで
オン抵抗が増大することがない。上記構成の半導体装置
は、ｐ型シリコン領域１０８に形成されるｎ型チャネル
のチャネル抵抗が半導体装置全体のオン抵抗に大きく寄
与する２００Ｖ以下の耐圧系のものに採用するとより効
果がある。
【００４４】一方、ｎ＋型ソース領域１１４とｎ＋型ド
レイン領域１０２間の耐圧測定時、即ち、ゲート電極１
２０の電位とｎ＋型ソース領域１１４の電位を０Ｖとし
て、ｎ＋型ドレイン領域１０２の電位を０Ｖから徐々に
上昇させた場合には、ｎ型ドリフト領域１０６とｐ型シ
リコン領域１０８のｐｎ接合部１０７、ｐ型シリコン領
域１０８と上部ｎ型シリコン領域１１０のｐｎ接合部１
０９、および上部ｎ型シリコン領域１１０とｐ型ボディ
領域１１２のｐｎ接合部１１１から、各領域１０６、１
０８、１１０、１１２に空乏層が広がる。所望の耐圧時
には、領域１０６、１０８が完全空乏化され、また、領
域１１０も空乏化される。即ち、スーパージャンクショ
ン構造１０４が形成された領域が完全空乏化することに
よって高耐圧が確保される。また、上記で説明したよう
に、ｐ型シリコン領域１０８はｐ型ボディ領域１１２に
接して配置されており、そのｐ型ボディ領域１１２の表
面にはｐ＋型ボディコンタクト領域１１６が形成されて
おり、ｐ型シリコン領域１０８はフローティングの電位
状態とならない。このため、耐圧特性が安定化する。
レイン領域１０２間の耐圧測定時、即ち、ゲート電極１
２０の電位とｎ＋型ソース領域１１４の電位を０Ｖとし
て、ｎ＋型ドレイン領域１０２の電位を０Ｖから徐々に
上昇させた場合には、ｎ型ドリフト領域１０６とｐ型シ
リコン領域１０８のｐｎ接合部１０７、ｐ型シリコン領
域１０８と上部ｎ型シリコン領域１１０のｐｎ接合部１
０９、および上部ｎ型シリコン領域１１０とｐ型ボディ
領域１１２のｐｎ接合部１１１から、各領域１０６、１
０８、１１０、１１２に空乏層が広がる。所望の耐圧時
には、領域１０６、１０８が完全空乏化され、また、領
域１１０も空乏化される。即ち、スーパージャンクショ
ン構造１０４が形成された領域が完全空乏化することに
よって高耐圧が確保される。また、上記で説明したよう
に、ｐ型シリコン領域１０８はｐ型ボディ領域１１２に
接して配置されており、そのｐ型ボディ領域１１２の表
面にはｐ＋型ボディコンタクト領域１１６が形成されて
おり、ｐ型シリコン領域１０８はフローティングの電位
状態とならない。このため、耐圧特性が安定化する。
【００４５】このように、第１実施例の縦型半導体装置
１００によると、図１６に示す従来の半導体装置１のよ
うに、ｐ型シリコン領域８とｐ型ボディ領域１２を繋ぐ
ための接続用ｐ型シリコン領域２２を別個設けなくて
も、図１に示すｐ型シリコン領域１０８をフローティン
グの電位状態とならないようにすることができる。この
ため、耐圧特性を安定化させることができる。また、ｐ
型シリコン領域１０８とｐ型ボディ領域１１２は直接に
接しているので、ｐ型シリコン領域１０８とｐ型ボディ
領域１１２を結ぶ電流経路を短くすることができる。さ
らに、図１６のような接続用ｐ型シリコン領域２２を別
個設ける必要がないので、縦型半導体装置１００の小型
化、軽量化、高集積化も実現することができる。また、
第１実施例の縦型半導体装置１００のような幅の広い上
部ｎ型シリコン領域１１０を形成することで、ｎ型ドリ
フト領域１０６は幅の狭い状態を維持することができ
る。このため、高耐圧を維持しながら、ｎ型ドリフト領
域１０６の不純物濃度を高くすることができるので、高
耐圧でありながら、低オン抵抗を実現できる。
１００によると、図１６に示す従来の半導体装置１のよ
うに、ｐ型シリコン領域８とｐ型ボディ領域１２を繋ぐ
ための接続用ｐ型シリコン領域２２を別個設けなくて
も、図１に示すｐ型シリコン領域１０８をフローティン
グの電位状態とならないようにすることができる。この
ため、耐圧特性を安定化させることができる。また、ｐ
型シリコン領域１０８とｐ型ボディ領域１１２は直接に
接しているので、ｐ型シリコン領域１０８とｐ型ボディ
領域１１２を結ぶ電流経路を短くすることができる。さ
らに、図１６のような接続用ｐ型シリコン領域２２を別
個設ける必要がないので、縦型半導体装置１００の小型
化、軽量化、高集積化も実現することができる。また、
第１実施例の縦型半導体装置１００のような幅の広い上
部ｎ型シリコン領域１１０を形成することで、ｎ型ドリ
フト領域１０６は幅の狭い状態を維持することができ
る。このため、高耐圧を維持しながら、ｎ型ドリフト領
域１０６の不純物濃度を高くすることができるので、高
耐圧でありながら、低オン抵抗を実現できる。
【００４６】次に、第１実施例の縦型半導体装置１００
の特性のシミュレーション結果を示す。ただし、ｎ型ド
リフト領域１０６のｎ型不純物濃度（３．０Ｅ１６ｃｍ
−３）、ｐ型シリコン領域１０８のｐ型不純物濃度
（３．０Ｅ１６ｃｍ−３）、幅（１μｍ）、上部ｎ型シ
リコン領域１１０のｎ型不純物濃度（２．８Ｅ１６ｃｍ
− ３）については図１で説明した値と異なる値とした。
シミュレーションの結果、耐圧は約２３５Ｖであり、Ｖ
G＝１５Ｖでのオン抵抗は約０．０７８Ω・ｍｍ2であっ
た。
の特性のシミュレーション結果を示す。ただし、ｎ型ド
リフト領域１０６のｎ型不純物濃度（３．０Ｅ１６ｃｍ
−３）、ｐ型シリコン領域１０８のｐ型不純物濃度
（３．０Ｅ１６ｃｍ−３）、幅（１μｍ）、上部ｎ型シ
リコン領域１１０のｎ型不純物濃度（２．８Ｅ１６ｃｍ
− ３）については図１で説明した値と異なる値とした。
シミュレーションの結果、耐圧は約２３５Ｖであり、Ｖ
G＝１５Ｖでのオン抵抗は約０．０７８Ω・ｍｍ2であっ
た。
【００４７】（第１製造方法例） 以上で説明した第１
実施例の種々の製造方法例を以下で説明する。最初に、
第１製造方法例は、請求項１５、１６に記載の製造方法
を具現化するものである。まず、図２に示すように、ｎ
＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエ
ピタキシャル成長法によってｎ型層１０６を成膜して形
成する。次に、図３に示すように、レジストをマスクに
して、例えば異方性エッチング（ＲＩＥ（Reactive Ion
Etching）等）によってｎ型層１０６を貫通してｎ＋型
ドレイン領域１０２に達するトレンチ１０６ａを形成す
る。この結果、ｎ型層１０６はｎ型ドリフト領域とな
る。次に、図４に示すように、例えばエピタキシャル成
長法によってトレンチ１０６ａ内にｐ型層１０８を埋込
んでｎ型層１０６とｐ型層１０８の横方向の互層構造を
形成した後に、連続してその互層構造上にｐ型層１０８
を形成する。
実施例の種々の製造方法例を以下で説明する。最初に、
第１製造方法例は、請求項１５、１６に記載の製造方法
を具現化するものである。まず、図２に示すように、ｎ
＋型基板（ｎ＋型ドレイン領域）１０２上に、例えばエ
ピタキシャル成長法によってｎ型層１０６を成膜して形
成する。次に、図３に示すように、レジストをマスクに
して、例えば異方性エッチング（ＲＩＥ（Reactive Ion
Etching）等）によってｎ型層１０６を貫通してｎ＋型
ドレイン領域１０２に達するトレンチ１０６ａを形成す
る。この結果、ｎ型層１０６はｎ型ドリフト領域とな
る。次に、図４に示すように、例えばエピタキシャル成
長法によってトレンチ１０６ａ内にｐ型層１０８を埋込
んでｎ型層１０６とｐ型層１０８の横方向の互層構造を
形成した後に、連続してその互層構造上にｐ型層１０８
を形成する。
【００４８】次に、図５に示すように、ｎ型ドリフト領
域１０６の上面の高さまで、ｐ型層１０８を例えばＣＭ
Ｐ（Chemical Mechanical Polishing）により平坦化す
る。次に、図６に示すように、例えばエピタキシャル成
長法によって厚さＡのｎ型層１１０を成膜して形成す
る。このｎ型層１１０の厚さＡは、上部ｎ型シリコン領
域１１０の厚さと、ｐ型ボディ領域１１２の厚さを合計
した厚さとする。以下「厚さＡ」というときは、上記の
厚さを意味する。次に、図７に示すように、ｎ型層１１
０のうち、ｐ型シリコン領域１０８上に配置された領域
の中央付近に例えばイオン注入法によってｐ型の不純物
を添加する。この結果、ｐ型接続領域１１５が形成さ
れ、同時に、ｐ型接続領域１１５によって区画された上
部ｎ型シリコン領域１１０が形成される。また、ｎ型層
１１０の上部の全体の領域に例えばイオン注入法によっ
てｐ型の不純物を添加する。この結果、ｐ型層１１２が
形成される。ｐ型層１１２はｐ型ボディ領域となるもの
である。以上のイオン注入法では、イオン注入の速度や
量等を、上部ｎ型シリコン領域１１０およびｐ型接続領
域１１５の厚さがＣとなるように、また、ｐ型層１１２
の厚さがＢとなるように制御する。以下「厚さＢ」ある
いは「厚さＣ」というときは、上記の厚さを意味する。
域１０６の上面の高さまで、ｐ型層１０８を例えばＣＭ
Ｐ（Chemical Mechanical Polishing）により平坦化す
る。次に、図６に示すように、例えばエピタキシャル成
長法によって厚さＡのｎ型層１１０を成膜して形成す
る。このｎ型層１１０の厚さＡは、上部ｎ型シリコン領
域１１０の厚さと、ｐ型ボディ領域１１２の厚さを合計
した厚さとする。以下「厚さＡ」というときは、上記の
厚さを意味する。次に、図７に示すように、ｎ型層１１
０のうち、ｐ型シリコン領域１０８上に配置された領域
の中央付近に例えばイオン注入法によってｐ型の不純物
を添加する。この結果、ｐ型接続領域１１５が形成さ
れ、同時に、ｐ型接続領域１１５によって区画された上
部ｎ型シリコン領域１１０が形成される。また、ｎ型層
１１０の上部の全体の領域に例えばイオン注入法によっ
てｐ型の不純物を添加する。この結果、ｐ型層１１２が
形成される。ｐ型層１１２はｐ型ボディ領域となるもの
である。以上のイオン注入法では、イオン注入の速度や
量等を、上部ｎ型シリコン領域１１０およびｐ型接続領
域１１５の厚さがＣとなるように、また、ｐ型層１１２
の厚さがＢとなるように制御する。以下「厚さＢ」ある
いは「厚さＣ」というときは、上記の厚さを意味する。
【００４９】次に、図８に示すように、ｐ型層１１２の
うち、ｎ型ドリフト領域１０６の直上であって、上部ｎ
型シリコン領域１１０の中央付近の上方に、レジストを
マスクにして、例えば異方性エッチング（ＲＩＥ等）に
よってｐ型層１１２を貫通して上部ｎ型シリコン領域１
１０に達するトレンチ１１３を形成する。次に、図９に
示すように、トレンチ１１３を形成する側壁と底面に沿
って、例えばＣＶＤ法によってシリコン酸化膜からなる
薄いゲート絶縁膜１１８をＵ字状に成膜して形成する。
その後、トレンチ１１３内に形成されたＵ字状のゲート
絶縁膜１１８内に例えばＣＶＤ法によってポリシリコン
からなるゲート電極１２０を成膜して形成する。最後
に、図１に示すように、ボディ領域１１２の表面に例え
ばヒ素やリン等をイオン注入してｎ＋型のソース領域１
１４を形成する。また、ボディ領域１１２の表面に例え
ばボロン等をイオン注入してｐ＋型のボディコンタクト
領域１１６を形成する。以上の工程により第１実施例の
縦型半導体装置１００が製造される。
うち、ｎ型ドリフト領域１０６の直上であって、上部ｎ
型シリコン領域１１０の中央付近の上方に、レジストを
マスクにして、例えば異方性エッチング（ＲＩＥ等）に
よってｐ型層１１２を貫通して上部ｎ型シリコン領域１
１０に達するトレンチ１１３を形成する。次に、図９に
示すように、トレンチ１１３を形成する側壁と底面に沿
って、例えばＣＶＤ法によってシリコン酸化膜からなる
薄いゲート絶縁膜１１８をＵ字状に成膜して形成する。
その後、トレンチ１１３内に形成されたＵ字状のゲート
絶縁膜１１８内に例えばＣＶＤ法によってポリシリコン
からなるゲート電極１２０を成膜して形成する。最後
に、図１に示すように、ボディ領域１１２の表面に例え
ばヒ素やリン等をイオン注入してｎ＋型のソース領域１
１４を形成する。また、ボディ領域１１２の表面に例え
ばボロン等をイオン注入してｐ＋型のボディコンタクト
領域１１６を形成する。以上の工程により第１実施例の
縦型半導体装置１００が製造される。
【００５０】なお、第１製造方法例ではトレンチ１０６
ａ、１１３等を異方性エッチング（ＲＩＥ等）により形
成したが、他のドライエッチング技法、あるいはウェッ
トエッチング技法により形成してもよい。また、ｐ型層
１０８を平坦化する方法としてＣＭＰを用いたが、例え
ばエッチバック等により平坦化してもよい。また、不純
物を添加する方法としてイオン注入法を用いたが、例え
ば熱拡散法等を用いてもよい。また、ゲート絶縁膜１１
８をシリコン酸化膜で形成したが、高誘電体絶縁膜（例
えば、シリコン窒化膜、ＳＴＯ（ＳｒＴｉＯ３）膜、Ｂ
ＳＴ（ＢａＳｒＴｉＯ３）膜等）で形成してもよい。ま
た、ゲート絶縁膜１１８をＣＶＤ法等によりトレンチ１
１３内にゲート絶縁膜１１８を成膜して形成したが、ト
レンチ１１３の外枠を形成する側壁（ボディ領域１１
２）と底面（上部シリコン領域１１０）を熱酸化法によ
り熱処理して形成してもよいまた、ゲート電極１２０を
ポリシリコンで形成したが、例えばアモルファスシリコ
ン層や単結晶シリコン層等で形成してもよい。以上のこ
とは以下に示す他の製造方法例にも当てはまる。
ａ、１１３等を異方性エッチング（ＲＩＥ等）により形
成したが、他のドライエッチング技法、あるいはウェッ
トエッチング技法により形成してもよい。また、ｐ型層
１０８を平坦化する方法としてＣＭＰを用いたが、例え
ばエッチバック等により平坦化してもよい。また、不純
物を添加する方法としてイオン注入法を用いたが、例え
ば熱拡散法等を用いてもよい。また、ゲート絶縁膜１１
８をシリコン酸化膜で形成したが、高誘電体絶縁膜（例
えば、シリコン窒化膜、ＳＴＯ（ＳｒＴｉＯ３）膜、Ｂ
ＳＴ（ＢａＳｒＴｉＯ３）膜等）で形成してもよい。ま
た、ゲート絶縁膜１１８をＣＶＤ法等によりトレンチ１
１３内にゲート絶縁膜１１８を成膜して形成したが、ト
レンチ１１３の外枠を形成する側壁（ボディ領域１１
２）と底面（上部シリコン領域１１０）を熱酸化法によ
り熱処理して形成してもよいまた、ゲート電極１２０を
ポリシリコンで形成したが、例えばアモルファスシリコ
ン層や単結晶シリコン層等で形成してもよい。以上のこ
とは以下に示す他の製造方法例にも当てはまる。
【００５１】第１製造方法例によって、図７に示すよう
な上部ｎ型シリコン領域１１０を形成することで、図８
に示すようにレジストをマスクにして異方性エッチング
等によってトレンチ１１３を形成する際のマスクずれ
や、トレンチ１１３の深さの制御ずれによるオン抵抗の
上昇を回避することができる。即ち、上部ｎ型シリコン
領域１１０が形成されている幅（横方向の長さ）の範囲
内であればトレンチ１１３を形成する際の横方向のマス
クずれが生じても、縦型半導体装置１００のオン時にｐ
型シリコン領域１０８にｎ型チャネルが形成されること
はほとんどない。仮に、上部ｎ型シリコン領域１１０が
形成されている幅の範囲外までマスクずれが生じたとし
ても、上部ｎ型シリコン領域１１０が設けられていない
場合に比較すれば、ｐ型シリコン領域１０８に形成され
るチャネル領域を大きく減らすことができる。
な上部ｎ型シリコン領域１１０を形成することで、図８
に示すようにレジストをマスクにして異方性エッチング
等によってトレンチ１１３を形成する際のマスクずれ
や、トレンチ１１３の深さの制御ずれによるオン抵抗の
上昇を回避することができる。即ち、上部ｎ型シリコン
領域１１０が形成されている幅（横方向の長さ）の範囲
内であればトレンチ１１３を形成する際の横方向のマス
クずれが生じても、縦型半導体装置１００のオン時にｐ
型シリコン領域１０８にｎ型チャネルが形成されること
はほとんどない。仮に、上部ｎ型シリコン領域１１０が
形成されている幅の範囲外までマスクずれが生じたとし
ても、上部ｎ型シリコン領域１１０が設けられていない
場合に比較すれば、ｐ型シリコン領域１０８に形成され
るチャネル領域を大きく減らすことができる。
【００５２】同様に、上部ｎ型シリコン領域１１０が形
成されている厚さ（縦方向の長さ）の範囲内であればト
レンチ１１３の縦方向の深さの制御ずれが生じても、縦
型半導体装置１００のオン時にｐ型シリコン領域１０８
にｎ型チャネルが形成されることはほとんどない。仮
に、上部ｎ型シリコン領域１１０が形成されている厚さ
以上の深さの制御ずれが生じたとしても、上部ｎ型シリ
コン領域１１０が設けられていない場合に比較すれば、
ｐ型シリコン領域１０８に形成されるチャネル領域を大
きく減らすことができる。
成されている厚さ（縦方向の長さ）の範囲内であればト
レンチ１１３の縦方向の深さの制御ずれが生じても、縦
型半導体装置１００のオン時にｐ型シリコン領域１０８
にｎ型チャネルが形成されることはほとんどない。仮
に、上部ｎ型シリコン領域１１０が形成されている厚さ
以上の深さの制御ずれが生じたとしても、上部ｎ型シリ
コン領域１１０が設けられていない場合に比較すれば、
ｐ型シリコン領域１０８に形成されるチャネル領域を大
きく減らすことができる。
【００５３】（第２製造方法例） 第２製造方法例は、
請求項１５〜１７、１９に記載の製造方法を具現化する
ものである。第２製造方法例では、まず、第１製造方法
例の図２から図５に示す工程と同様の工程を行う。次
に、図１０に示すように、例えばエピタキシャル成長法
によって厚さＣのｎ型層１１０を成膜して形成する。即
ち、ｎ型層１１０の厚さは上部ｎ型シリコン領域１１０
の厚さであり、第１製造方法例の図６の厚さＡのｎ型層
１１０と異なり、ｐ型ボディ領域１１２の厚さは含まな
い。次に、図１１に示すように、ｎ型層１１０のうち、
ｐ型シリコン領域１０８上に配置された領域の中央付近
に、例えばイオン注入法によってｐ型の不純物を添加す
る。この結果、ｐ型接続領域１１５が形成され、同時
に、ｐ型接続領域１１５によって区画された上部ｎ型シ
リコン領域１１０が形成される。次に、図１２に示すよ
うに、ｐ型接続領域１１５と上部ｎ型シリコン領域１１
０上に例えばエピタキシャル成長法によって厚さＢのｐ
型層１１２を成膜して形成する。その後、第１製造工程
例の図８と図９に示す工程と同様の工程を行う。
請求項１５〜１７、１９に記載の製造方法を具現化する
ものである。第２製造方法例では、まず、第１製造方法
例の図２から図５に示す工程と同様の工程を行う。次
に、図１０に示すように、例えばエピタキシャル成長法
によって厚さＣのｎ型層１１０を成膜して形成する。即
ち、ｎ型層１１０の厚さは上部ｎ型シリコン領域１１０
の厚さであり、第１製造方法例の図６の厚さＡのｎ型層
１１０と異なり、ｐ型ボディ領域１１２の厚さは含まな
い。次に、図１１に示すように、ｎ型層１１０のうち、
ｐ型シリコン領域１０８上に配置された領域の中央付近
に、例えばイオン注入法によってｐ型の不純物を添加す
る。この結果、ｐ型接続領域１１５が形成され、同時
に、ｐ型接続領域１１５によって区画された上部ｎ型シ
リコン領域１１０が形成される。次に、図１２に示すよ
うに、ｐ型接続領域１１５と上部ｎ型シリコン領域１１
０上に例えばエピタキシャル成長法によって厚さＢのｐ
型層１１２を成膜して形成する。その後、第１製造工程
例の図８と図９に示す工程と同様の工程を行う。
【００５４】なお、上記した第２製造方法例では、図１
１に示すようにｎ型層１１０にｐ型の不純物を添加した
が、これに代えて、ｎ型層１１０のうち、ｐ型シリコン
領域１０８上に配置された領域の中央付近にトレンチを
形成し、その後、そのトレンチ内と上部ｎ型シリコン領
域１１０上にｐ型層１１２を成膜して形成してもよい。
この製造方法は、請求項１８に記載の製造方法を具現化
するものである。
１に示すようにｎ型層１１０にｐ型の不純物を添加した
が、これに代えて、ｎ型層１１０のうち、ｐ型シリコン
領域１０８上に配置された領域の中央付近にトレンチを
形成し、その後、そのトレンチ内と上部ｎ型シリコン領
域１１０上にｐ型層１１２を成膜して形成してもよい。
この製造方法は、請求項１８に記載の製造方法を具現化
するものである。
【００５５】また、上記した第２製造方法例では、図１
０に示すように厚さＣのｎ型層１１０を成膜して形成し
た後、図１１に示すようにｐ型の不純物を添加すること
によって、ｐ型接続領域１１５と上部ｎ型シリコン領域
１１０を形成したが、これに代えて、以下の製造方法に
よってｐ型接続領域１１５と上部ｎ型シリコン領域１１
０を形成してもよい。まず、例えばエピタキシャル成長
法によって厚さＣのｐ型層を成膜して形成する。次に、
そのｐ型層の一部であって、ｎ型ドリフト層１０６の上
方のｎ型ドリフト層１０６よりも幅広の領域に例えばイ
オン注入法によってｎ型の不純物を添加する。この結
果、上部ｎ型シリコン領域１１０が形成され、同時に、
上部ｎ型シリコン領域１１０によって区画されたｐ型接
続領域１１５が形成される。この製造方法は、請求項２
１に記載の製造方法を具現化するものである。
０に示すように厚さＣのｎ型層１１０を成膜して形成し
た後、図１１に示すようにｐ型の不純物を添加すること
によって、ｐ型接続領域１１５と上部ｎ型シリコン領域
１１０を形成したが、これに代えて、以下の製造方法に
よってｐ型接続領域１１５と上部ｎ型シリコン領域１１
０を形成してもよい。まず、例えばエピタキシャル成長
法によって厚さＣのｐ型層を成膜して形成する。次に、
そのｐ型層の一部であって、ｎ型ドリフト層１０６の上
方のｎ型ドリフト層１０６よりも幅広の領域に例えばイ
オン注入法によってｎ型の不純物を添加する。この結
果、上部ｎ型シリコン領域１１０が形成され、同時に、
上部ｎ型シリコン領域１１０によって区画されたｐ型接
続領域１１５が形成される。この製造方法は、請求項２
１に記載の製造方法を具現化するものである。
【００５６】（第３製造方法例） 第３製造方法例は、
請求項１５〜１７、１９、２０に記載の製造方法を具現
化するものである。第３製造方法例では、まず、図１３
に示すようにｎ＋型基板（ｎ＋型ドレイン領域）１０２
上に、例えばエピタキシャル成長によってｐ型層１０８
を形成する。次に、図１４に示すように、レジストをマ
スクにして、例えば異方性エッチング（ＲＩＥ等）によ
ってｐ型層１０８を貫通してｎ＋型ドレイン領域１０２
に達するトレンチ１０８ａを形成する。この結果、ｐ型
層１０８はｐ型シリコン領域となる。次に、図１５に示
すように、例えばエピタキシャル成長法によってトレン
チ１０８ａ内にｎ型層１０６を埋込んでｐ型層１０８と
ｎ型層１０６の横方向の互層構造を形成した後に、連続
してその互層構造上にｎ型層１０６を形成する。次に、
図１６に示すように、ｐ型層１１０が厚さＣだけ残るよ
うに例えばＣＭＰにより平坦化する。その後、第２製造
方法例の図１１と図１２に示す工程と同様の工程を行っ
た後、第１製造方法例の図８と図９に示す工程と同様の
工程を行う。
請求項１５〜１７、１９、２０に記載の製造方法を具現
化するものである。第３製造方法例では、まず、図１３
に示すようにｎ＋型基板（ｎ＋型ドレイン領域）１０２
上に、例えばエピタキシャル成長によってｐ型層１０８
を形成する。次に、図１４に示すように、レジストをマ
スクにして、例えば異方性エッチング（ＲＩＥ等）によ
ってｐ型層１０８を貫通してｎ＋型ドレイン領域１０２
に達するトレンチ１０８ａを形成する。この結果、ｐ型
層１０８はｐ型シリコン領域となる。次に、図１５に示
すように、例えばエピタキシャル成長法によってトレン
チ１０８ａ内にｎ型層１０６を埋込んでｐ型層１０８と
ｎ型層１０６の横方向の互層構造を形成した後に、連続
してその互層構造上にｎ型層１０６を形成する。次に、
図１６に示すように、ｐ型層１１０が厚さＣだけ残るよ
うに例えばＣＭＰにより平坦化する。その後、第２製造
方法例の図１１と図１２に示す工程と同様の工程を行っ
た後、第１製造方法例の図８と図９に示す工程と同様の
工程を行う。
【００５７】（第４製造方法例） 第４製造方法例は、
請求項１５〜１７、２２に記載の製造方法を具現化する
ものである。第４製造方法例では、まず、第１製造方法
例の図１から図５に示す工程と同様の工程を行う。ただ
し、第３製造方法例では、第１製造方法例の図５に対応
する図である図１７に示すように、ｐ型層１０８とｎ型
層１０６の横方向の互層構造を図５よりも厚さＣだけ厚
く形成する。次に、図１８に示すように、ｐ型層１０８
とｎ型層１０６の互層構造の厚さＣの部分に例えばイオ
ン注入法によってｎ型の不純物を添加する。次に、不純
物を添加した領域のうち、ｐ型層１０８上に配置された
領域の中央付近に例えばイオン注入法によってｎ型の不
純物を添加する。この結果、ｐ型接続領域１１５が形成
され、同時に、ｐ型接続領域１１５によって区画された
上部ｎ型シリコン領域１１０が形成される。その後、第
２製造方法例の図１２に示す工程と同様の工程を行った
後、第１製造方法例の図８と図９に示す工程と同様の工
程を行う。
請求項１５〜１７、２２に記載の製造方法を具現化する
ものである。第４製造方法例では、まず、第１製造方法
例の図１から図５に示す工程と同様の工程を行う。ただ
し、第３製造方法例では、第１製造方法例の図５に対応
する図である図１７に示すように、ｐ型層１０８とｎ型
層１０６の横方向の互層構造を図５よりも厚さＣだけ厚
く形成する。次に、図１８に示すように、ｐ型層１０８
とｎ型層１０６の互層構造の厚さＣの部分に例えばイオ
ン注入法によってｎ型の不純物を添加する。次に、不純
物を添加した領域のうち、ｐ型層１０８上に配置された
領域の中央付近に例えばイオン注入法によってｎ型の不
純物を添加する。この結果、ｐ型接続領域１１５が形成
され、同時に、ｐ型接続領域１１５によって区画された
上部ｎ型シリコン領域１１０が形成される。その後、第
２製造方法例の図１２に示す工程と同様の工程を行った
後、第１製造方法例の図８と図９に示す工程と同様の工
程を行う。
【００５８】（第５製造方法例） 第５製造方法例は、
請求項１５〜１７、２３に記載の製造方法を具現化する
ものである。第５製造工程では、まず、第１製造方法例
の図２から図４に示す工程と同様の工程を行う。ただ
し、第５製造方法例では、第１製造方法例の図５と異な
り、図１９に示すように、ｐ型層１０８とｎ型層１０６
の互層構造上にｐ型層１０８が厚さＣだけ残るように、
例えばＣＭＰにより平坦化する。次に、図２０に示すよ
うに、ｐ型層１０８の厚さＣの部分全体に例えばイオン
注入法によってｎ型の不純物を添加する。次いで、厚さ
Ｃの部分のうちｐ型層１０８上に配置された領域の中央
付近に、例えばイオン注入法によってｐ型の不純物を添
加してｐ型接続領域１１５を形成する。その後、第２製
造方法例の図１２に示す工程と同様の工程を行った後、
第１製造方法例の図８と図９に示す工程と同様の工程を
行う。
請求項１５〜１７、２３に記載の製造方法を具現化する
ものである。第５製造工程では、まず、第１製造方法例
の図２から図４に示す工程と同様の工程を行う。ただ
し、第５製造方法例では、第１製造方法例の図５と異な
り、図１９に示すように、ｐ型層１０８とｎ型層１０６
の互層構造上にｐ型層１０８が厚さＣだけ残るように、
例えばＣＭＰにより平坦化する。次に、図２０に示すよ
うに、ｐ型層１０８の厚さＣの部分全体に例えばイオン
注入法によってｎ型の不純物を添加する。次いで、厚さ
Ｃの部分のうちｐ型層１０８上に配置された領域の中央
付近に、例えばイオン注入法によってｐ型の不純物を添
加してｐ型接続領域１１５を形成する。その後、第２製
造方法例の図１２に示す工程と同様の工程を行った後、
第１製造方法例の図８と図９に示す工程と同様の工程を
行う。
【００５９】（第６製造方法例） 第６製造方法例は、
請求項１５、１６、２４に記載の製造方法を具現化する
ものである。第６製造方法例では、まず、第３製造方法
例の図１３から図１５に示す工程と同様の工程を行う。
次に、図２１に示すように、ｐ型層１０８とｎ型層１０
６の互層構造上にｐ型層１０８が厚さＡだけ残るように
例えばＣＭＰにより平坦化する。なお、この点で厚さＣ
だけ残るように平坦化する第３製造工程例（図１６）と
異なる。その後、第１製造方法例の図７から図９に示す
工程と同様の工程を行う。
請求項１５、１６、２４に記載の製造方法を具現化する
ものである。第６製造方法例では、まず、第３製造方法
例の図１３から図１５に示す工程と同様の工程を行う。
次に、図２１に示すように、ｐ型層１０８とｎ型層１０
６の互層構造上にｐ型層１０８が厚さＡだけ残るように
例えばＣＭＰにより平坦化する。なお、この点で厚さＣ
だけ残るように平坦化する第３製造工程例（図１６）と
異なる。その後、第１製造方法例の図７から図９に示す
工程と同様の工程を行う。
【００６０】（第７製造方法例） 第７製造方法例は、
請求項１５、１６、２５に記載の製造方法を具現化する
ものである。第７製造方法例では、まず、第１製造方法
例の図１から図５に示す工程と同様の工程を行う。ただ
し、第７製造方法例では、第１製造方法例の図５に対応
する図である図２２に示すように、ｐ型層１０８とｎ型
層１０６の横方向の互層構造を図５よりも厚さＡだけ厚
く形成する。なお、この点で横方向の互層構造を厚さＣ
だけ厚く形成する第４製造工程例（図１７）とも異な
る。次に、図２３に示すように、ｐ型層１０８とｎ型層
１０６の互層構造の厚さＡの部分に例えばイオン注入法
によってｎ型の不純物を添加してｎ型層１１０を形成す
る。その後、第１製造方法例の図７から図９に示す工程
と同様の工程を行う。
請求項１５、１６、２５に記載の製造方法を具現化する
ものである。第７製造方法例では、まず、第１製造方法
例の図１から図５に示す工程と同様の工程を行う。ただ
し、第７製造方法例では、第１製造方法例の図５に対応
する図である図２２に示すように、ｐ型層１０８とｎ型
層１０６の横方向の互層構造を図５よりも厚さＡだけ厚
く形成する。なお、この点で横方向の互層構造を厚さＣ
だけ厚く形成する第４製造工程例（図１７）とも異な
る。次に、図２３に示すように、ｐ型層１０８とｎ型層
１０６の互層構造の厚さＡの部分に例えばイオン注入法
によってｎ型の不純物を添加してｎ型層１１０を形成す
る。その後、第１製造方法例の図７から図９に示す工程
と同様の工程を行う。
【００６１】（第８製造方法例） 第８製造方法例は、
請求項１５、１６、２６に記載の製造方法を具現化する
ものである。第８製造方法例では、まず、第１製造方法
例の図２から図４に示す工程と同様の工程を行う。ただ
し、第８製造方法例では、第１製造方法例の図５と異な
り、図２４に示すように、ｐ型層１０８とｎ型層１０６
の互層構造上にｐ型層１０８が厚さＡだけ残るように、
例えばＣＭＰにより平坦化する。なお、この点で互層構
造上にｐ型層１０８が厚さＣだけ残るようにする第５製
造工程例（図１９）とも異なる。次に、図２５に示すよ
うな上部ｎ型シリコン領域１１０とｐ型接続領域１１５
とｐ型層１１２が形成されるように、ｐ型層１０８にイ
オン注入を例えば複数回行う。イオン注入の具体的な方
法としては種々の方法があるが、例えば、ｐ型層１０８
の厚さＡの部分全体にイオン注入法によって一旦ｎ型の
不純物を添加する。その後、厚さＣの部分のうちｐ型層
１０８上に配置された領域の中央付近にイオン注入法に
よってｐ型の不純物を添加してｐ型接続領域１１５を形
成する。その後、厚さＢの部分全体にイオン注入法によ
ってｐ型の不純物を添加する。その後、第１製造方法例
の図８と図９に示す工程と同様の工程を行う。なお、イ
オン注入の方法は、上記の方法に限られないのは勿論で
ある。例えば、最初から符号１１０の部位のみにｎ型の
不純物を添加するようにしてもよい。
請求項１５、１６、２６に記載の製造方法を具現化する
ものである。第８製造方法例では、まず、第１製造方法
例の図２から図４に示す工程と同様の工程を行う。ただ
し、第８製造方法例では、第１製造方法例の図５と異な
り、図２４に示すように、ｐ型層１０８とｎ型層１０６
の互層構造上にｐ型層１０８が厚さＡだけ残るように、
例えばＣＭＰにより平坦化する。なお、この点で互層構
造上にｐ型層１０８が厚さＣだけ残るようにする第５製
造工程例（図１９）とも異なる。次に、図２５に示すよ
うな上部ｎ型シリコン領域１１０とｐ型接続領域１１５
とｐ型層１１２が形成されるように、ｐ型層１０８にイ
オン注入を例えば複数回行う。イオン注入の具体的な方
法としては種々の方法があるが、例えば、ｐ型層１０８
の厚さＡの部分全体にイオン注入法によって一旦ｎ型の
不純物を添加する。その後、厚さＣの部分のうちｐ型層
１０８上に配置された領域の中央付近にイオン注入法に
よってｐ型の不純物を添加してｐ型接続領域１１５を形
成する。その後、厚さＢの部分全体にイオン注入法によ
ってｐ型の不純物を添加する。その後、第１製造方法例
の図８と図９に示す工程と同様の工程を行う。なお、イ
オン注入の方法は、上記の方法に限られないのは勿論で
ある。例えば、最初から符号１１０の部位のみにｎ型の
不純物を添加するようにしてもよい。
【００６２】（第９製造方法例） 第９製造方法例は、
請求項１５、１６、２７に記載の製造方法を具現化する
ものである。まず、図２６に示すようにｎ＋型基板（ｎ
＋型ドレイン領域）１０２上に、例えばエピタキシャル
成長によってｐ型層１０８を形成する。その後、レジス
トをマスクにして、例えば異方性エッチング（ＲＩＥ
等）によってｐ型層１０８の上部の厚さＣの部分に第１
トレンチ１０８ｂを形成する。次に、図２７に示すよう
に、レジストをマスクにして、例えば異方性エッチング
（ＲＩＥ等）によって第１トレンチ１０８ｂの下面に繋
がる位置に、第１トレンチ１０８ｂよりも幅が狭く、か
つ、ｐ型層１０８を貫通してｎ＋型ドレイン領域１０２
に達する第２トレンチ１０８ｃを形成する。次に、図２
８に示すように、例えばエピタキシャル成長法によって
第２トレンチ１０８ｃ内にｎ型層１０６を形成した後
に、連続して第１トレンチ１０８ｂ内にｎ型層１０６を
形成する。その後、第２製造方法例の図１２に示す工程
と、第１製造方法例の図８と図９に示す工程と同様の工
程を行う。
請求項１５、１６、２７に記載の製造方法を具現化する
ものである。まず、図２６に示すようにｎ＋型基板（ｎ
＋型ドレイン領域）１０２上に、例えばエピタキシャル
成長によってｐ型層１０８を形成する。その後、レジス
トをマスクにして、例えば異方性エッチング（ＲＩＥ
等）によってｐ型層１０８の上部の厚さＣの部分に第１
トレンチ１０８ｂを形成する。次に、図２７に示すよう
に、レジストをマスクにして、例えば異方性エッチング
（ＲＩＥ等）によって第１トレンチ１０８ｂの下面に繋
がる位置に、第１トレンチ１０８ｂよりも幅が狭く、か
つ、ｐ型層１０８を貫通してｎ＋型ドレイン領域１０２
に達する第２トレンチ１０８ｃを形成する。次に、図２
８に示すように、例えばエピタキシャル成長法によって
第２トレンチ１０８ｃ内にｎ型層１０６を形成した後
に、連続して第１トレンチ１０８ｂ内にｎ型層１０６を
形成する。その後、第２製造方法例の図１２に示す工程
と、第１製造方法例の図８と図９に示す工程と同様の工
程を行う。
【００６３】なお、以上で説明した各製造方法例では、
ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０
のｎ型不純物濃度が同じとなるように製造してもよい
し、異なるように製造してもよい。特に、ｎ型ドリフト
領域１０６と上部ｎ型シリコン領域１１０を連続して成
膜しない場合（第１製造工程例（図６）、第２製造工程
例（図１０）、第４製造工程例（図１８）、第５製造工
程例（図２０）、第７製造工程例（図２３）、第８製造
工程例（図２５））は、上部ｎ型シリコン領域１１０を
成膜してあるいは不純物を添加して形成する際に、ｎ型
ドリフト領域１０６よりもｎ型不純物濃度を低くするこ
とを製造工程数を増加させずに行える。
ｎ型ドリフト領域１０６と上部ｎ型シリコン領域１１０
のｎ型不純物濃度が同じとなるように製造してもよい
し、異なるように製造してもよい。特に、ｎ型ドリフト
領域１０６と上部ｎ型シリコン領域１１０を連続して成
膜しない場合（第１製造工程例（図６）、第２製造工程
例（図１０）、第４製造工程例（図１８）、第５製造工
程例（図２０）、第７製造工程例（図２３）、第８製造
工程例（図２５））は、上部ｎ型シリコン領域１１０を
成膜してあるいは不純物を添加して形成する際に、ｎ型
ドリフト領域１０６よりもｎ型不純物濃度を低くするこ
とを製造工程数を増加させずに行える。
【００６４】（第２実施例） 図２９に第２実施例の縦
型半導体装置２００の断面図を示す。なお、この縦型半
導体装置２００は、請求項１から９に記載の半導体装置
を具現化するものである。第２実施例の縦型半導体装置
２００は、上部ｎ−型シリコン領域２１０がｎ型ドリフ
ト領域２０６と別体で形成されている。上部ｎ−型シリ
コン領域２１０のｎ型不純物濃度は１Ｅ１６ｃｍ−３で
ある。ドリフト領域２０６のｎ型不純物濃度は２．８Ｅ
１６である。このように、上部シリコン領域２１０の不
純物濃度はドリフト領域２０６の不純物濃度より小さく
することが好ましい。上部ｎ−型シリコン領域２１０は
耐圧時にこの領域を空乏化しなければならないという観
点から不純物濃度を低くすることが望ましい。また、ｎ
型ドリフト領域２０６は耐圧確保のみならず、オン抵抗
を低くすることも考慮に入れる必要があるため、不純物
濃度を高くすることが望ましい。上部ｎ−型シリコン領
域２１０はｐ型ボディ領域２１２内に組込まれている。
これらの点で第１実施例の縦型半導体装置１００と主に
異なる。
型半導体装置２００の断面図を示す。なお、この縦型半
導体装置２００は、請求項１から９に記載の半導体装置
を具現化するものである。第２実施例の縦型半導体装置
２００は、上部ｎ−型シリコン領域２１０がｎ型ドリフ
ト領域２０６と別体で形成されている。上部ｎ−型シリ
コン領域２１０のｎ型不純物濃度は１Ｅ１６ｃｍ−３で
ある。ドリフト領域２０６のｎ型不純物濃度は２．８Ｅ
１６である。このように、上部シリコン領域２１０の不
純物濃度はドリフト領域２０６の不純物濃度より小さく
することが好ましい。上部ｎ−型シリコン領域２１０は
耐圧時にこの領域を空乏化しなければならないという観
点から不純物濃度を低くすることが望ましい。また、ｎ
型ドリフト領域２０６は耐圧確保のみならず、オン抵抗
を低くすることも考慮に入れる必要があるため、不純物
濃度を高くすることが望ましい。上部ｎ−型シリコン領
域２１０はｐ型ボディ領域２１２内に組込まれている。
これらの点で第１実施例の縦型半導体装置１００と主に
異なる。
【００６５】次に、第２実施例の縦型半導体装置２００
の特性のシミュレーション結果を示す。まず、図３０に
縦型半導体装置２００のドレイン電圧ＶＤ−ドレイン電
流Ｉ Ｄ特性（耐圧特性）を示す。ドレイン電圧は０〜２
５０Ｖの範囲で、０．２Ｖずつ電圧を上昇させた。な
お、ゲート電圧、ソース電圧、ボディ電圧は０Ｖとし
た。図３０のグラフから分かるように、ドレイン電圧Ｖ
Ｄが約２４０Ｖで、縦型半導体装置２００はブレークダ
ウンしており、耐圧が約２４０Ｖであることがわかる。
図３１に縦型半導体装置２００のドレイン電圧ＶＤ＝２
００Ｖの時の電圧分布を示す。図３１は、図２９の幅Ｂ
の領域、即ち装置のハーフセルの部分を示している。図
３１中には、空乏層エッジが示してある。図３１より、
ｎ型ドリフト領域２０６、ｐ型シリコン領域２０８、上
部ｎ−型シリコン領域２１０は完全空乏化していること
がわかる。また、等電位線がほぼ均一の間隔で分布して
いることがわかる。
の特性のシミュレーション結果を示す。まず、図３０に
縦型半導体装置２００のドレイン電圧ＶＤ−ドレイン電
流Ｉ Ｄ特性（耐圧特性）を示す。ドレイン電圧は０〜２
５０Ｖの範囲で、０．２Ｖずつ電圧を上昇させた。な
お、ゲート電圧、ソース電圧、ボディ電圧は０Ｖとし
た。図３０のグラフから分かるように、ドレイン電圧Ｖ
Ｄが約２４０Ｖで、縦型半導体装置２００はブレークダ
ウンしており、耐圧が約２４０Ｖであることがわかる。
図３１に縦型半導体装置２００のドレイン電圧ＶＤ＝２
００Ｖの時の電圧分布を示す。図３１は、図２９の幅Ｂ
の領域、即ち装置のハーフセルの部分を示している。図
３１中には、空乏層エッジが示してある。図３１より、
ｎ型ドリフト領域２０６、ｐ型シリコン領域２０８、上
部ｎ−型シリコン領域２１０は完全空乏化していること
がわかる。また、等電位線がほぼ均一の間隔で分布して
いることがわかる。
【００６６】図３２に縦型半導体装置２００のゲート電
圧ＶＧ−ドレイン電流ＩＤ特性（オン特性）を示す。な
お、ゲート電圧は０〜２０Ｖの範囲で、０．０５Ｖずつ
電圧を上昇させた。ドレイン電圧は０．１Ｖとした。ソ
ース電圧、ボディ電圧は０Ｖとした。図１０のグラフか
らＶG＝１５Ｖでの縦型半導体装置２００のオン抵抗
（ＲＯＮ）を計算すると、約０．１７Ω・ｍｍ2となっ
た。図３３に縦型半導体装置２００のゲート電圧ＶＧ＝
１５Ｖの時の電流フローを示す。図３３も図３１と同様
に、図２９の幅Ｂの領域内にある部分を示している。図
３３からチャネルは、ｐ型シリコン領域２０８には形成
されておらず、トレンチ２１３の側方近傍のｐ型ボディ
領域２１２の領域２１２ａにのみ形成されていることが
わかる。
圧ＶＧ−ドレイン電流ＩＤ特性（オン特性）を示す。な
お、ゲート電圧は０〜２０Ｖの範囲で、０．０５Ｖずつ
電圧を上昇させた。ドレイン電圧は０．１Ｖとした。ソ
ース電圧、ボディ電圧は０Ｖとした。図１０のグラフか
らＶG＝１５Ｖでの縦型半導体装置２００のオン抵抗
（ＲＯＮ）を計算すると、約０．１７Ω・ｍｍ2となっ
た。図３３に縦型半導体装置２００のゲート電圧ＶＧ＝
１５Ｖの時の電流フローを示す。図３３も図３１と同様
に、図２９の幅Ｂの領域内にある部分を示している。図
３３からチャネルは、ｐ型シリコン領域２０８には形成
されておらず、トレンチ２１３の側方近傍のｐ型ボディ
領域２１２の領域２１２ａにのみ形成されていることが
わかる。
【００６７】図３４に縦型半導体装置２００のブレーク
ダウン電圧ＶＢ−オン抵抗ＲＯＮ特性を示す。図３４の
曲線はシリコンリミットを示す。シリコンリミットと
は、「POWER MOSFETS Theory and Applications」（発
行John Wiley ＆ Sons 社、著者D.A.Grant）に記述され
ているように、耐圧によって一義的に決まるオン抵抗の
最小値である。図３４からわかるように、ブレークダウ
ン電圧ＶＢの上昇に伴って、オン抵抗ＲＯＮは上昇す
る。図３４のグラフ中の点Ａは、上記した図３０と図３
２から導かれたブレークダウン電圧ＶＢ（約２４０Ｖ）
とオン抵抗ＲＯＮ（約０．１７Ω・ｍｍ２）に基づいて
プロットした点を示している。シリコンリミットでは、
ブレークダウン電圧ＶＢが２４０Ｖのとき、オン抵抗Ｒ
ＯＮは約０．５４Ω・ｍｍ２となる。これに対し、縦型
半導体装置２００によれば、ブレークダウン電圧ＶＢが
約２４０Ｖのとき、オン抵抗ＲＯＮは約０．１７Ω・ｍ
ｍ２である。即ち、シリコンリミットに比較して、１／
３以下となっている。従って、縦型半導体装置２００の
構成によれば、高耐圧でありながら、オン抵抗を小さく
できることがわかる。このように、第２実施例の縦型半
導体装置２００によれば、シリコンリミットを大きく越
えた性能が得られる。
ダウン電圧ＶＢ−オン抵抗ＲＯＮ特性を示す。図３４の
曲線はシリコンリミットを示す。シリコンリミットと
は、「POWER MOSFETS Theory and Applications」（発
行John Wiley ＆ Sons 社、著者D.A.Grant）に記述され
ているように、耐圧によって一義的に決まるオン抵抗の
最小値である。図３４からわかるように、ブレークダウ
ン電圧ＶＢの上昇に伴って、オン抵抗ＲＯＮは上昇す
る。図３４のグラフ中の点Ａは、上記した図３０と図３
２から導かれたブレークダウン電圧ＶＢ（約２４０Ｖ）
とオン抵抗ＲＯＮ（約０．１７Ω・ｍｍ２）に基づいて
プロットした点を示している。シリコンリミットでは、
ブレークダウン電圧ＶＢが２４０Ｖのとき、オン抵抗Ｒ
ＯＮは約０．５４Ω・ｍｍ２となる。これに対し、縦型
半導体装置２００によれば、ブレークダウン電圧ＶＢが
約２４０Ｖのとき、オン抵抗ＲＯＮは約０．１７Ω・ｍ
ｍ２である。即ち、シリコンリミットに比較して、１／
３以下となっている。従って、縦型半導体装置２００の
構成によれば、高耐圧でありながら、オン抵抗を小さく
できることがわかる。このように、第２実施例の縦型半
導体装置２００によれば、シリコンリミットを大きく越
えた性能が得られる。
【００６８】（第３実施例） 図３５に第３実施例の縦
型半導体装置３００の断面図を示す。なお、この縦型半
導体装置３００は、請求項１から３、および５、６に記
載の半導体装置を具現化するものである。第３実施例の
縦型半導体装置３００は、ｎ型ドリフト領域３０６の幅
（０．５μｍ）が、図１に示す第１実施例のｎ型ドリフ
ト領域３０６の幅（１μｍ）より狭い。ｎ型ドリフト領
域３０６のｎ型不純物濃度は、６．５Ｅ１６ｃｍ−３で
ある。また、ｐ型シリコン領域３０８の幅（３．５μ
ｍ）が、第１実施例のｐ型シリコン領域１０８の幅（３
μｍ）より広い。ｐ型シリコン領域３０８のｐ型不純物
濃度は、１．０Ｅ１６ｃｍ−３である。また、上部ｎ型
シリコン領域３１０の幅（０．７μｍ）は第１実施例の
上部ｎ型シリコン領域１１０の幅（３μｍ）より狭い。
なお、上部ｎ型シリコン領域３１０とｎ型ドリフト領域
３０８は一体的に形成されており、図３５の点線Ｙが上
部ｎ型シリコン領域３１０とｎ型ドリフト領域３０６の
境界線である。
型半導体装置３００の断面図を示す。なお、この縦型半
導体装置３００は、請求項１から３、および５、６に記
載の半導体装置を具現化するものである。第３実施例の
縦型半導体装置３００は、ｎ型ドリフト領域３０６の幅
（０．５μｍ）が、図１に示す第１実施例のｎ型ドリフ
ト領域３０６の幅（１μｍ）より狭い。ｎ型ドリフト領
域３０６のｎ型不純物濃度は、６．５Ｅ１６ｃｍ−３で
ある。また、ｐ型シリコン領域３０８の幅（３．５μ
ｍ）が、第１実施例のｐ型シリコン領域１０８の幅（３
μｍ）より広い。ｐ型シリコン領域３０８のｐ型不純物
濃度は、１．０Ｅ１６ｃｍ−３である。また、上部ｎ型
シリコン領域３１０の幅（０．７μｍ）は第１実施例の
上部ｎ型シリコン領域１１０の幅（３μｍ）より狭い。
なお、上部ｎ型シリコン領域３１０とｎ型ドリフト領域
３０８は一体的に形成されており、図３５の点線Ｙが上
部ｎ型シリコン領域３１０とｎ型ドリフト領域３０６の
境界線である。
【００６９】また、上部ｎ型シリコン領域３１０の幅
（０．７μｍ）はトレンチ３１８の幅（１．２μｍ）よ
り狭い。上部ｎ型シリコン領域３１０は、ｎ型ドリフト
領域３０６には接しているが、ｐ型ボディ領域３１２に
は接していない。上部ｎ型シリコン領域３１０の厚さ
（０．３μｍ）が第１実施例の上部ｎ型シリコン領域１
１０の厚さ（１μｍ）より薄い。第１実施例の上部ｎ型
シリコン領域１１０は、トレンチ１１３の底面の２箇所
の隅部１１３ａを覆っているのに対し、第３実施例の上
部ｎ型シリコン領域３１０はトレンチ３１３の底面の直
下付近にのみ配置されている。上部ｎ型シリコン領域３
１０のｎ型不純物濃度は、６．５Ｅ１６ｃｍ −３であ
る。これらの点で第１実施例の縦型半導体装置１００と
主に異なる。
（０．７μｍ）はトレンチ３１８の幅（１．２μｍ）よ
り狭い。上部ｎ型シリコン領域３１０は、ｎ型ドリフト
領域３０６には接しているが、ｐ型ボディ領域３１２に
は接していない。上部ｎ型シリコン領域３１０の厚さ
（０．３μｍ）が第１実施例の上部ｎ型シリコン領域１
１０の厚さ（１μｍ）より薄い。第１実施例の上部ｎ型
シリコン領域１１０は、トレンチ１１３の底面の２箇所
の隅部１１３ａを覆っているのに対し、第３実施例の上
部ｎ型シリコン領域３１０はトレンチ３１３の底面の直
下付近にのみ配置されている。上部ｎ型シリコン領域３
１０のｎ型不純物濃度は、６．５Ｅ１６ｃｍ −３であ
る。これらの点で第１実施例の縦型半導体装置１００と
主に異なる。
【００７０】第３実施例の縦型半導体装置３００のよう
に、上部ｎ型シリコン領域３１０の幅が狭く、厚さが薄
い場合であっても、トレンチ３１３を形成する際のマス
クずれ、あるいはトレンチ３１３の深さの制御ずれが小
さい場合には、ｐ型シリコン領域３０８に形成されるチ
ャネル領域を小さくして、オン抵抗の上昇を抑制するこ
とができる。
に、上部ｎ型シリコン領域３１０の幅が狭く、厚さが薄
い場合であっても、トレンチ３１３を形成する際のマス
クずれ、あるいはトレンチ３１３の深さの制御ずれが小
さい場合には、ｐ型シリコン領域３０８に形成されるチ
ャネル領域を小さくして、オン抵抗の上昇を抑制するこ
とができる。
【００７１】（第４実施例） 図３６に第４実施例の縦
型半導体装置４００の断面図を示す。なお、この縦型半
導体装置４００は、請求項１から４に記載の半導体装置
を具現化するものである。第４実施例の縦型半導体装置
４００は、スーパージャンクション構造４０４の構成が
第１実施例のスーパージャンクション構造１０４の構成
と相違する点で主に異なる。具体的には、ｎ型ドリフト
領域４０６は、トレンチ４１３（ゲート電極４２０）の
下方に配置されておらず、２つのトレンチ４１３（ゲー
ト電極４２０）で挟まれた領域の中央に配置されてい
る。ドリフト領域４０６の幅は０．８μｍであり、ｎ型
不純物濃度は３．７Ｅ１６ｃｍ−３である。トレンチ４
１３（ゲート電極４２０）の下方には、ｐ型シリコン領
域４０８が配置されている。ｐ型シリコン領域４０８の
幅は３．２μｍであり、ｐ型不純物濃度は１．０Ｅ１６
ｃｍ−３である。
型半導体装置４００の断面図を示す。なお、この縦型半
導体装置４００は、請求項１から４に記載の半導体装置
を具現化するものである。第４実施例の縦型半導体装置
４００は、スーパージャンクション構造４０４の構成が
第１実施例のスーパージャンクション構造１０４の構成
と相違する点で主に異なる。具体的には、ｎ型ドリフト
領域４０６は、トレンチ４１３（ゲート電極４２０）の
下方に配置されておらず、２つのトレンチ４１３（ゲー
ト電極４２０）で挟まれた領域の中央に配置されてい
る。ドリフト領域４０６の幅は０．８μｍであり、ｎ型
不純物濃度は３．７Ｅ１６ｃｍ−３である。トレンチ４
１３（ゲート電極４２０）の下方には、ｐ型シリコン領
域４０８が配置されている。ｐ型シリコン領域４０８の
幅は３．２μｍであり、ｐ型不純物濃度は１．０Ｅ１６
ｃｍ−３である。
【００７２】ｐ型シリコン領域４０８の上面側の隅部近
傍には、上部ｎ−型シリコン領域４１０が配置されてい
る。上部ｎ−型シリコン領域４１０の幅は０．８μｍで
あり、厚さは１μｍであり、ｎ型不純物濃度は３．７Ｅ
１６ｃｍ−３である。上部ｎ −型シリコン領域４１０は
ｎ型ドリフト領域４０６とｐ型ボディ領域４１２に接し
ている。しかし、トレンチ４１３（ゲート絶縁膜４１
８）には接していない。トレンチ４１３（ゲート絶縁膜
４１８）と上部ｎ−型シリコン領域４１０の間にはｐ型
シリコン領域４０８の一部の領域４０８ａが形成されて
おり、この領域４０８ａはｐ型ボディ領域４１２と接し
ている。領域４０８ａの幅は０．２μｍである。
傍には、上部ｎ−型シリコン領域４１０が配置されてい
る。上部ｎ−型シリコン領域４１０の幅は０．８μｍで
あり、厚さは１μｍであり、ｎ型不純物濃度は３．７Ｅ
１６ｃｍ−３である。上部ｎ −型シリコン領域４１０は
ｎ型ドリフト領域４０６とｐ型ボディ領域４１２に接し
ている。しかし、トレンチ４１３（ゲート絶縁膜４１
８）には接していない。トレンチ４１３（ゲート絶縁膜
４１８）と上部ｎ−型シリコン領域４１０の間にはｐ型
シリコン領域４０８の一部の領域４０８ａが形成されて
おり、この領域４０８ａはｐ型ボディ領域４１２と接し
ている。領域４０８ａの幅は０．２μｍである。
【００７３】第４実施例の縦型半導体装置４００も、第
１実施例の縦型半導体装置１００と同様に、縦型半導体
装置４００をオンすると、ｐ型ボディ領域４１２中の電
子は領域４１２ａに集まり、ｎ型チャネルが形成され
る。これにより、ｎ＋型ソース領域４１４から供給され
た電子は、ｎ型チャネル４１２ａ、上部ｎ−型シリコン
領域４１０、ｎ型ドリフト領域４０６の順に流れ、ｎ＋
型ドレイン領域４０２に達する。第４実施例の場合は、
電子がｐ型ボディ領域４１２中のｎ型チャネル４１２ａ
から上部ｎ−型シリコン領域４１０に達する際に、わず
かにｐ型シリコン領域４０８の領域４０８ａを通過する
場合があるが、それでも上部ｎ−型シリコン領域４１０
を設けない場合に比較すれば、ｐ型シリコン領域４０８
に形成されるｎ型チャネル領域を大きく減らすことがで
きる。
１実施例の縦型半導体装置１００と同様に、縦型半導体
装置４００をオンすると、ｐ型ボディ領域４１２中の電
子は領域４１２ａに集まり、ｎ型チャネルが形成され
る。これにより、ｎ＋型ソース領域４１４から供給され
た電子は、ｎ型チャネル４１２ａ、上部ｎ−型シリコン
領域４１０、ｎ型ドリフト領域４０６の順に流れ、ｎ＋
型ドレイン領域４０２に達する。第４実施例の場合は、
電子がｐ型ボディ領域４１２中のｎ型チャネル４１２ａ
から上部ｎ−型シリコン領域４１０に達する際に、わず
かにｐ型シリコン領域４０８の領域４０８ａを通過する
場合があるが、それでも上部ｎ−型シリコン領域４１０
を設けない場合に比較すれば、ｐ型シリコン領域４０８
に形成されるｎ型チャネル領域を大きく減らすことがで
きる。
【００７４】また、第４実施例の縦型半導体装置４００
の耐圧時にも、第１実施例の縦型半導体装置１００と同
様に、ｐｎ接合部４０７、４０９から各領域４０６、４
０８、４１０に空乏層が広がる。このため、領域４０
６、４０８が完全空乏化され、また、領域４１０も空乏
化される。このために、高耐圧が得られる。
の耐圧時にも、第１実施例の縦型半導体装置１００と同
様に、ｐｎ接合部４０７、４０９から各領域４０６、４
０８、４１０に空乏層が広がる。このため、領域４０
６、４０８が完全空乏化され、また、領域４１０も空乏
化される。このために、高耐圧が得られる。
【００７５】（第５実施例） 図３７に第５実施例の縦
型半導体装置５００の断面図を示す。なお、この縦型半
導体装置５００は、請求項１０から１４に記載の半導体
装置を具現化するものである。第５実施例の縦型半導体
装置５００は、上部シリコン領域を備えていない。その
代わり、ｎ型ドリフト領域５０６がｐ型ボディ領域５１
２に接しており、ボディ領域５１２のうちｎ型チャネル
が形成される領域５１２ａにも接している。また、ｐ型
シリコン領域５０８もｐ型ボディ領域５１２に直接に接
している。ドリフト領域５０６の幅（１．４μｍ）がト
レンチ５１３の幅（０．５μｍ）より広く、左右方向に
ほぼ同じ長さだけ幅広である。また、ドリフト領域５０
６は、トレンチ５１３の底面の２箇所の隅部５１３ａを
覆っている。ｎ型ドリフト領域５０６のｎ型不純物濃度
は２．０Ｅ１６ｃｍ−３である。一方、ｐ型シリコン領
域５０８の幅（１．４μｍ）は、第１実施例のｐ型シリ
コン領域１０８の幅（３μｍ）より狭い。ｐ型シリコン
領域５０８のｐ型不純物濃度は２．０Ｅ１６ｃｍ− ３で
ある。これらの点で第１実施例の縦型半導体装置１００
と主に異なる。
型半導体装置５００の断面図を示す。なお、この縦型半
導体装置５００は、請求項１０から１４に記載の半導体
装置を具現化するものである。第５実施例の縦型半導体
装置５００は、上部シリコン領域を備えていない。その
代わり、ｎ型ドリフト領域５０６がｐ型ボディ領域５１
２に接しており、ボディ領域５１２のうちｎ型チャネル
が形成される領域５１２ａにも接している。また、ｐ型
シリコン領域５０８もｐ型ボディ領域５１２に直接に接
している。ドリフト領域５０６の幅（１．４μｍ）がト
レンチ５１３の幅（０．５μｍ）より広く、左右方向に
ほぼ同じ長さだけ幅広である。また、ドリフト領域５０
６は、トレンチ５１３の底面の２箇所の隅部５１３ａを
覆っている。ｎ型ドリフト領域５０６のｎ型不純物濃度
は２．０Ｅ１６ｃｍ−３である。一方、ｐ型シリコン領
域５０８の幅（１．４μｍ）は、第１実施例のｐ型シリ
コン領域１０８の幅（３μｍ）より狭い。ｐ型シリコン
領域５０８のｐ型不純物濃度は２．０Ｅ１６ｃｍ− ３で
ある。これらの点で第１実施例の縦型半導体装置１００
と主に異なる。
【００７６】第５実施例の縦型半導体装置５００による
と、第１〜第４実施例の縦型半導体装置に形成されてい
たような上部シリコン領域を形成しなくても、トレンチ
５１３の形成の際のマスクずれ、あるいはトレンチ５１
３の深さの制御ずれによるオン抵抗の増大を抑制し、か
つ、ｐ型シリコン領域５０８がフローティングの電位状
態とならないようにして耐圧特性を安定化させながら
も、ｐ型シリコン領域５０８とｐ型ボディ領域５１２間
の電流経路を短くすることができる。
と、第１〜第４実施例の縦型半導体装置に形成されてい
たような上部シリコン領域を形成しなくても、トレンチ
５１３の形成の際のマスクずれ、あるいはトレンチ５１
３の深さの制御ずれによるオン抵抗の増大を抑制し、か
つ、ｐ型シリコン領域５０８がフローティングの電位状
態とならないようにして耐圧特性を安定化させながら
も、ｐ型シリコン領域５０８とｐ型ボディ領域５１２間
の電流経路を短くすることができる。
【００７７】縦型半導体装置５００のような構造では、
トレンチ５１３（ゲート電極５２０）の幅よりもｎ型ド
リフト領域５０６の幅が広くなければならないという制
限が入る。現状の技術では、トレンチ５１３（ゲート電
極５２０）の幅を約０．５μｍ以下にすることは困難で
ある。マスクずれが生じた場合にもトレンチ５１３の底
面部がｎ型ドリフト領域５０６に完全に入るように、図
３７中のａの長さを０．３５μｍに設定した。従ってｎ
型ドリフト領域５０６の幅は、１．４μｍ必要となる。
トレンチ５１３（ゲート電極５２０）の幅よりもｎ型ド
リフト領域５０６の幅が広くなければならないという制
限が入る。現状の技術では、トレンチ５１３（ゲート電
極５２０）の幅を約０．５μｍ以下にすることは困難で
ある。マスクずれが生じた場合にもトレンチ５１３の底
面部がｎ型ドリフト領域５０６に完全に入るように、図
３７中のａの長さを０．３５μｍに設定した。従ってｎ
型ドリフト領域５０６の幅は、１．４μｍ必要となる。
【００７８】次に、ｎ型ドリフト領域５０６とｐ型シリ
コン領域５０７の幅を同じ１．４μｍとし、不純物濃度
を２ｅ１６ｃｍ−３とした場合の第５実施例のシミュレ
ーション結果を示す。まず、図３８に縦型半導体装置５
００の耐圧特性を示す。なお、ドレイン電圧等の条件は
第２実施例（図３０参照）の場合と同様である。図３８
のグラフから耐圧は約２３８Ｖであることがわかる。図
３９に縦型半導体装置５００のドレイン電圧ＶＤ＝２０
０Ｖの時の電圧分布を示す。図３９より、ｎ型ドリフト
領域５０６、ｐ型シリコン領域５０８、上部ｎ−型シリ
コン領域５１０は完全空乏化していることがわかる。ま
た、等電位線がほぼ均一の間隔で分布していることがわ
かる。
コン領域５０７の幅を同じ１．４μｍとし、不純物濃度
を２ｅ１６ｃｍ−３とした場合の第５実施例のシミュレ
ーション結果を示す。まず、図３８に縦型半導体装置５
００の耐圧特性を示す。なお、ドレイン電圧等の条件は
第２実施例（図３０参照）の場合と同様である。図３８
のグラフから耐圧は約２３８Ｖであることがわかる。図
３９に縦型半導体装置５００のドレイン電圧ＶＤ＝２０
０Ｖの時の電圧分布を示す。図３９より、ｎ型ドリフト
領域５０６、ｐ型シリコン領域５０８、上部ｎ−型シリ
コン領域５１０は完全空乏化していることがわかる。ま
た、等電位線がほぼ均一の間隔で分布していることがわ
かる。
【００７９】図４０に縦型半導体装置５００のオン特性
を示す。なお、ゲート電圧等の条件は第２実施例（図３
２参照）の場合と同様である。図３２のグラフからＶG
＝１５Ｖでの縦型半導体装置５００のオン抵抗
（ＲＯＮ）を計算すると、約０．０９３Ω・ｍｍ2とな
った。この場合もシリコンリミットを大きく上回る特性
が得られた。図４１に縦型半導体装置５００のゲート電
圧ＶＧ＝１５Ｖの時の電流フローを示す。図４１から、
チャネルはｐ型シリコン領域５０８には形成されておら
ず、トレンチ５１３の側方近傍のｐ型ボディ領域５１２
の領域５１２ａにのみ形成されていることがわかる。
を示す。なお、ゲート電圧等の条件は第２実施例（図３
２参照）の場合と同様である。図３２のグラフからＶG
＝１５Ｖでの縦型半導体装置５００のオン抵抗
（ＲＯＮ）を計算すると、約０．０９３Ω・ｍｍ2とな
った。この場合もシリコンリミットを大きく上回る特性
が得られた。図４１に縦型半導体装置５００のゲート電
圧ＶＧ＝１５Ｖの時の電流フローを示す。図４１から、
チャネルはｐ型シリコン領域５０８には形成されておら
ず、トレンチ５１３の側方近傍のｐ型ボディ領域５１２
の領域５１２ａにのみ形成されていることがわかる。
【００８０】以上、本発明の具体例を詳細に説明した
が、これらは例示に過ぎず、特許請求の範囲を限定する
ものではない。特許請求の範囲に記載の技術には、以上
に例示した具体例を様々に変形、変更したものが含まれ
る。また、本明細書または図面に説明した技術要素は、
単独であるいは各種の組合せによって技術的有用性を発
揮するものであり、出願時請求項記載の組合せに限定さ
れるものではない。また、本明細書または図面に例示し
た技術は複数目的を同時に達成し得るものであり、その
うちの一つの目的を達成すること自体で技術的有用性を
持つものである。例えば、上記実施例ではｎ型のパワー
ＭＯＳについて説明したが、ｐ型のパワーＭＯＳにも本
発明を適用できるのはいうまでもない。また、本発明
は、Ｕ溝型のＭＯＳに限定されるものではなく、Ｖ溝型
のＭＯＳや、ＩＧＢＴ、ＭＯＳゲートサイリスタ等にも
適用することができる。また、上記では、第１実施例に
ついて第１〜第９製造方法例を示したが、第２〜第５実
施例についても、上記した第１〜９製造方法例と同様の
製造方法によって製造することができる。即ち、上記し
た第１〜第９製造方法例に内在する技術は、第２〜第５
実施例についても適用することができる。
が、これらは例示に過ぎず、特許請求の範囲を限定する
ものではない。特許請求の範囲に記載の技術には、以上
に例示した具体例を様々に変形、変更したものが含まれ
る。また、本明細書または図面に説明した技術要素は、
単独であるいは各種の組合せによって技術的有用性を発
揮するものであり、出願時請求項記載の組合せに限定さ
れるものではない。また、本明細書または図面に例示し
た技術は複数目的を同時に達成し得るものであり、その
うちの一つの目的を達成すること自体で技術的有用性を
持つものである。例えば、上記実施例ではｎ型のパワー
ＭＯＳについて説明したが、ｐ型のパワーＭＯＳにも本
発明を適用できるのはいうまでもない。また、本発明
は、Ｕ溝型のＭＯＳに限定されるものではなく、Ｖ溝型
のＭＯＳや、ＩＧＢＴ、ＭＯＳゲートサイリスタ等にも
適用することができる。また、上記では、第１実施例に
ついて第１〜第９製造方法例を示したが、第２〜第５実
施例についても、上記した第１〜９製造方法例と同様の
製造方法によって製造することができる。即ち、上記し
た第１〜第９製造方法例に内在する技術は、第２〜第５
実施例についても適用することができる。
【図１】 第１実施例の半導体装置の断面図を示す。
【図２】 同半導体装置の第１製造方法例の一部を示す
（１）。
（１）。
【図３】 同半導体装置の第１製造方法例の一部を示す
（２）。
（２）。
【図４】 同半導体装置の第１製造方法例の一部を示す
（３）。
（３）。
【図５】 同半導体装置の第１製造方法例の一部を示す
（４）。
（４）。
【図６】 同半導体装置の第１製造方法例の一部を示す
（５）。
（５）。
【図７】 同半導体装置の第１製造方法例の一部を示す
（６）。
（６）。
【図８】 同半導体装置の第１製造方法例の一部を示す
（７）。
（７）。
【図９】 同半導体装置の第１製造方法例の一部を示す
（８）。
（８）。
【図１０】 同半導体装置の第２製造方法例の一部を示
す（１）。
す（１）。
【図１１】 同半導体装置の第２製造方法例の一部を示
す（２）。
す（２）。
【図１２】 同半導体装置の第２製造方法例の一部を示
す（３）。
す（３）。
【図１３】 同半導体装置の第３製造方法例の一部を示
す（１）。
す（１）。
【図１４】 同半導体装置の第３製造方法例の一部を示
す（２）。
す（２）。
【図１５】 同半導体装置の第３製造方法例の一部を示
す（３）。
す（３）。
【図１６】 同半導体装置の第３製造方法例の一部を示
す（４）。
す（４）。
【図１７】 同半導体装置の第４製造方法例の一部を示
す（１）。
す（１）。
【図１８】 同半導体装置の第４製造方法例の一部を示
す（２）。
す（２）。
【図１９】 同半導体装置の第５製造方法例の一部を示
す（１）。
す（１）。
【図２０】 同半導体装置の第５製造方法例の一部を示
す（２）。
す（２）。
【図２１】 同半導体装置の第６製造方法例の一部を示
す。
す。
【図２２】 同半導体装置の第７製造方法例の一部を示
す（１）。
す（１）。
【図２３】 同半導体装置の第７製造方法例の一部を示
す（２）。
す（２）。
【図２４】 同半導体装置の第８製造方法例の一部を示
す（１）。
す（１）。
【図２５】 同半導体装置の第８製造方法例の一部を示
す（２）。
す（２）。
【図２６】 同半導体装置の第９製造方法例の一部を示
す（１）。
す（１）。
【図２７】 同半導体装置の第９製造方法例の一部を示
す（２）。
す（２）。
【図２８】 同半導体装置の第９製造方法例の一部を示
す（３）。
す（３）。
【図２９】 第２実施例の半導体装置の断面図を示す。
【図３０】 同半導体装置の耐圧特性を示す。
【図３１】 同半導体装置のドレイン電圧ＶＤ＝２００
Ｖの時の電圧分布を示す。
Ｖの時の電圧分布を示す。
【図３２】 同半導体装置のオン特性を示す。
【図３３】 同半導体装置のゲート電圧ＶＧ＝１５Ｖの
時の電流フローを示す。
時の電流フローを示す。
【図３４】 同半導体装置のブレークダウン電圧ＶＢ−
オン抵抗ＲＯＮ特性を示す。
オン抵抗ＲＯＮ特性を示す。
【図３５】 第３実施例の半導体装置の断面図を示す。
【図３６】 第４実施例の半導体装置の断面図を示す。
【図３７】 第５実施例の半導体装置の断面図を示す。
【図３８】 同半導体装置の耐圧特性を示す。
【図３９】 同半導体装置のドレイン電圧ＶＤ＝２００
Ｖの時の電圧分布を示す。
Ｖの時の電圧分布を示す。
【図４０】 同半導体装置のオン特性を示す。
【図４１】 同半導体装置のゲート電圧ＶＧ＝１５Ｖの
時の電流フローを示す。
時の電流フローを示す。
【図４２】 従来の半導体装置の斜視図（断面図を含
む）を示す。
む）を示す。
１０２：ｎ＋型ドレイン領域
１０４：スーパージャンクション構造
１０６：ｎ型ドリフト領域
１０８：ｐ型シリコン領域（第２半導体領域の一例）
１１０：上部ｎ型シリコン領域（第１半導体領域の一
例） １１２：ｐ型ボディ領域 １１２ａ：ｎ型チャネル １１４：ｎ＋型ソース領域 １１６：ｐ＋型ボディコンタクト領域 １１８：ゲート絶縁膜 １２０：ゲート電極
例） １１２：ｐ型ボディ領域 １１２ａ：ｎ型チャネル １１４：ｎ＋型ソース領域 １１６：ｐ＋型ボディコンタクト領域 １１８：ゲート絶縁膜 １２０：ゲート電極
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５８Ａ
(72)発明者 山口 仁
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Claims (27)
- 【請求項１】 第１導電型のドレイン領域と、ドレイン
領域に接する第１導電型のドリフト領域と、第２導電型
のボディ領域と、ボディ領域に接する第１導電型のソー
ス領域と、ボディ領域を貫通するトレンチにゲート絶縁
膜で被覆された状態で埋込まれているゲート電極を備
え、ゲート電極に電圧が印加されるとボディ領域にチャ
ネルが形成され、ソース領域、ボディ領域のチャネル、
ドリフト領域、ドレイン領域に亘ってキャリアが流れる
半導体装置において、 ドリフト領域に接する第２導電型の第２半導体領域と、
ドリフト領域とボディ領域を繋ぐキャリア通路の少なく
とも一部に配置された第１導電型の第１半導体領域を備
え、第２半導体領域とボディ領域が直接に接しているこ
とを特徴とする半導体装置。 - 【請求項２】 第１導電型のドレイン領域と、ドレイン
領域に接する第１導電型のドリフト領域と、第２導電型
のボディ領域と、ボディ領域に接する第１導電型のソー
ス領域と、ボディ領域を貫通するトレンチにゲート絶縁
膜で被覆された状態で埋込まれているゲート電極を備え
る半導体装置において、 ドレイン領域に接する第２導電型の第２半導体領域と、
ドリフト領域とボディ領域の間に配置された第１導電型
の第１半導体領域を備え、第２半導体領域とボディ領域
が直接に接していることを特徴とする半導体装置。 - 【請求項３】 第１半導体領域がドリフト領域とボディ
領域の少なくとも一方に接していることを特徴とする請
求項１から２のいずれかに記載の半導体装置。 - 【請求項４】 第１半導体領域がボディ領域内のチャネ
ル形成部位に接していることを特徴とする請求項３に記
載の半導体装置。 - 【請求項５】 ドリフト領域が前記トレンチの下方に配
置されており、第１半導体領域がドリフト領域とそのト
レンチの底面の間に配置されているとともにドリフト領
域よりも幅広であることを特徴とする請求項１から４の
いずれかに記載の半導体装置。 - 【請求項６】 第１半導体領域がドリフト領域よりも左
右方向にほぼ同じ長さだけ幅広であることを特徴とする
請求項５に記載の半導体装置。 - 【請求項７】 ドリフト領域が前記トレンチの下方に配
置されており、第１半導体領域はドリフト領域とそのト
レンチの底面の間に配置されているとともにトレンチよ
りも幅広であることを特徴とする請求項１から６のいず
れかに記載の半導体装置。 - 【請求項８】 第１半導体領域が前記トレンチよりも左
右方向にほぼ同じ長さだけ幅広であることを特徴とする
請求項７に記載の半導体装置。 - 【請求項９】 第１半導体領域が前記トレンチの底面の
隅部を覆うことを特徴とする請求項１から８のいずれか
に記載の半導体装置。 - 【請求項１０】 第１導電型のドレイン領域と、ドレイ
ン領域に接する第１導電型のドリフト領域と、第２導電
型のボディ領域と、ボディ領域に接する第１導電型のソ
ース領域と、ボディ領域を貫通するトレンチにゲート絶
縁膜で被覆された状態で埋込まれているゲート電極を備
える半導体装置において、 ドリフト領域に接する第２導電型の第２半導体領域を備
え、ドレイン領域とボディ領域、および第２半導体領域
とボディ領域が直接に接していることを特徴とする半導
体装置。 - 【請求項１１】 ドリフト領域がボディ領域内のチャネ
ル形成部位に接していることを特徴とする請求項１０に
記載の半導体装置。 - 【請求項１２】 ドリフト領域が前記トレンチの下方に
配置されているとともにそのトレンチよりも幅広である
ことを特徴とする請求項１０または１１に記載の半導体
装置。 - 【請求項１３】 ドリフト領域が前記トレンチよりも左
右方向にほぼ同じ長さだけ幅広であることを特徴とする
請求項１２に記載の半導体装置。 - 【請求項１４】 ドリフト領域が前記トレンチの底面の
隅部を覆うことを特徴とする請求項１０から１３のいず
れかに記載の半導体装置。 - 【請求項１５】 第１導電型のドレイン領域を形成する
工程と、ドレイン領域上に第１導電型のドリフト領域と
第２導電型の第２半導体領域の横方向の互層構造を形成
する工程と、ドリフト領域上にドリフト領域よりも幅広
の第１導電型の第１半導体領域を形成する工程と、第２
半導体領域と第１半導体領域上に第２導電型のボディ領
域を形成する工程と、ボディ領域を貫通して第１半導体
領域に達するトレンチを形成する工程と、トレンチ内に
ゲート電極を埋込む工程を有する半導体装置の製造方
法。 - 【請求項１６】 第１半導体領域を前記トレンチよりも
幅広に形成することを特徴とする請求項１５に記載の半
導体装置の製造方法。 - 【請求項１７】 第１半導体領域を形成する工程の後、
第１半導体領域の一部に第２半導体領域に達するまで第
２導電型の不純物を添加して第２導電型の接続領域を形
成する工程と、第１半導体領域と接続領域上に第２導電
型のボディ領域を成膜して形成する工程を行うことを特
徴とする請求項１５または１６に記載の半導体装置の製
造方法。 - 【請求項１８】 第１半導体領域を形成する工程の後、
第１半導体領域の一部に第２半導体領域に達するトレン
チを形成する工程と、そのトレンチ内と第１半導体領域
上に第２導電型のボディ領域を成膜して形成する工程を
行うことを特徴とする請求項１５または１６に記載の半
導体装置の製造方法。 - 【請求項１９】 第１半導体領域を形成する工程は、ド
リフト領域と第２半導体領域で形成される互層構造上に
第１半導体領域を成膜して行うことを特徴とする請求項
１７または１８に記載の半導体装置の製造方法。 - 【請求項２０】 第１半導体領域を成膜して形成する工
程は、第１導電型のドレイン領域上に第２導電型の第２
半導体領域を形成する工程と、第２半導体領域を貫通し
てドレイン領域に達するトレンチを形成する工程と、ト
レンチ内に第１導電型のドリフト領域を成膜して形成し
てドリフト領域と第２半導体領域の横方向の互層構造を
形成した後に、連続して行うことを特徴とする請求項１
９に記載の半導体装置の製造方法。 - 【請求項２１】 第１半導体領域を形成する工程は、ド
リフト領域と第２半導体領域で形成される互層構造上に
第２導電型層を成膜して形成し、その第２導電型層に第
１導電型の不純物を添加して行うことを特徴とする請求
項１７または１８に記載の半導体装置の製造方法。 - 【請求項２２】 第１半導体領域を形成する工程は、ド
リフト領域と第２半導体領域で形成される互層構造の上
部に第１導電型の不純物を添加して行うことを特徴とす
る請求項１７または１８に記載の半導体装置の製造方
法。 - 【請求項２３】 第１導電型のドレイン領域上に第１導
電型のドリフト領域を形成する工程と、ドリフト領域を
貫通してドレイン領域に達するトレンチを形成する工程
と、トレンチ内に第２導電型の第２半導体領域を成膜し
て形成してドリフト領域と第２半導体領域の横方向の互
層構造を形成した後に、連続してその互層構造上に第２
導電型層を成膜して形成する工程と、第２導電型層に第
１導電型の不純物を添加して第１導電型の第１半導体領
域を形成する工程を有することを特徴とする請求項１７
または１８に記載の半導体装置の製造方法。 - 【請求項２４】 第１導電型のドレイン領域上に第２導
電型の第２半導体領域を形成する工程と、第２半導体領
域を貫通してドレイン領域に達するトレンチを形成する
工程と、トレンチ内に第１導電型のドリフト領域を成膜
して形成してドリフト領域と第２半導体領域の横方向の
互層構造を形成した後に、連続して第１導電型層を成膜
して形成する工程と、第１導電型層に少なくとも第２導
電型の不純物を添加して第２導電型の接続領域と第１導
電型の第１半導体領域と第２導電型のボディ領域を形成
する工程を有することを特徴とする請求項１５または１
６に記載の半導体装置の製造方法。 - 【請求項２５】 ドリフト領域と第２半導体領域の横方
向の互層構造を形成する工程の後、その互層構造の上部
に第１導電型の不純物を添加して第１導電型層を形成す
る工程と、第１導電型層に少なくとも第２導電型の不純
物を添加して第２導電型の接続領域と第１導電型の第１
半導体領域と第２導電型のボディ領域を形成する工程を
有することを特徴とする請求項１５または１６に記載の
半導体装置の製造方法。 - 【請求項２６】 第１導電型のドレイン領域上に第１導
電型のドリフト領域を形成する工程と、ドリフト領域を
貫通してドレイン領域に達するトレンチを形成する工程
と、トレンチ内に第２導電型の第２半導体領域を成膜し
て形成してドリフト領域と第２半導体領域の横方向の互
層構造を形成した後に、連続してその互層構造上に第２
導電型層を成膜して形成する工程と、第２導電型層に少
なくとも第１導電型の不純物を添加して第１導電型の第
１半導体領域と第２導電型の接続領域と第２導電型のボ
ディ領域を形成する工程を有することを特徴とする請求
項１５または１６に記載の半導体装置の製造方法。 - 【請求項２７】 第１導電型のドレイン領域上に第２導
電型の第２半導体領域を形成する工程と、第２半導体領
域の上部に第１トレンチを形成する工程と、第１トレン
チの下面に繋がる位置に第１トレンチよりも幅が狭く、
かつ、ドレイン領域に達する第２トレンチを形成する工
程と、第２トレンチ内に第１導電型のドリフト領域を成
膜して形成した後に、連続して第１トレンチ内に第１導
電型の第１半導体領域を成膜して形成する工程を有する
請求項１５または１６の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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|---|---|
| US (2) | US20040016959A1 (ja) |
| JP (1) | JP3973395B2 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101560A (ja) * | 2003-08-20 | 2005-04-14 | Denso Corp | 縦型半導体装置 |
| JP2007013003A (ja) * | 2005-07-01 | 2007-01-18 | Denso Corp | 半導体装置およびその製造方法 |
| JP2007012977A (ja) * | 2005-07-01 | 2007-01-18 | Toshiba Corp | 半導体装置 |
| JP2007242914A (ja) * | 2006-03-09 | 2007-09-20 | Denso Corp | 半導体装置およびスーパージャンクション構造を有する半導体基板の製造方法 |
| KR100788539B1 (ko) | 2005-10-06 | 2007-12-26 | 가부시키가이샤 섬코 | 반도체 기판의 제조 방법 |
| US7714385B2 (en) | 2005-12-26 | 2010-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| DE112006002626B4 (de) | 2005-10-06 | 2010-08-19 | DENSO CORPORATION, Kariya-shi | Halbleitersubstrat und Verfahren zu dessen Herstellung |
| US7943991B2 (en) | 2005-12-22 | 2011-05-17 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
| JP2011108701A (ja) * | 2009-11-13 | 2011-06-02 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2011159918A (ja) * | 2010-02-03 | 2011-08-18 | Denso Corp | 縦型半導体素子を備えた半導体装置 |
| JP2011243866A (ja) * | 2010-05-20 | 2011-12-01 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| US8080846B2 (en) | 2006-06-15 | 2011-12-20 | Fuji Electric Co., Ltd. | Semiconductor device having improved breakdown voltage and method of manufacturing the same |
| JP2012064660A (ja) * | 2010-09-14 | 2012-03-29 | Denso Corp | 半導体装置の製造方法 |
| JP2013048279A (ja) * | 2005-11-28 | 2013-03-07 | Fuji Electric Co Ltd | 半導体装置 |
| JP2013532379A (ja) * | 2010-06-25 | 2013-08-15 | 無錫華潤上華半導体有限公司 | Ｖｄｍｏｓ装置およびその製造方法 |
| JP2016163004A (ja) * | 2015-03-05 | 2016-09-05 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| DE112004001163B4 (de) * | 2003-08-20 | 2017-12-28 | Denso Corporation | Halbleiteranordnung eines vertikalen Typs |
| JP2019192932A (ja) * | 2019-07-03 | 2019-10-31 | 富士電機株式会社 | 半導体装置 |
| JP2022536238A (ja) * | 2020-05-06 | 2022-08-15 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
| JP2022536237A (ja) * | 2020-05-06 | 2022-08-15 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
| JP7471715B2 (ja) | 2021-11-17 | 2024-04-22 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合パワーデバイス |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3899231B2 (ja) * | 2000-12-18 | 2007-03-28 | 株式会社豊田中央研究所 | 半導体装置 |
| JP2004047967A (ja) * | 2002-05-22 | 2004-02-12 | Denso Corp | 半導体装置及びその製造方法 |
| JP3634848B2 (ja) * | 2003-01-07 | 2005-03-30 | 株式会社東芝 | 電力用半導体素子 |
| JP4166627B2 (ja) * | 2003-05-30 | 2008-10-15 | 株式会社デンソー | 半導体装置 |
| JP2005101334A (ja) * | 2003-09-25 | 2005-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP4253558B2 (ja) * | 2003-10-10 | 2009-04-15 | 株式会社豊田中央研究所 | 半導体装置 |
| US7166890B2 (en) | 2003-10-21 | 2007-01-23 | Srikant Sridevan | Superjunction device with improved ruggedness |
| JP4536366B2 (ja) * | 2003-12-22 | 2010-09-01 | 株式会社豊田中央研究所 | 半導体装置とその設計支援用プログラム |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| JP4773716B2 (ja) | 2004-03-31 | 2011-09-14 | 株式会社デンソー | 半導体基板の製造方法 |
| JP4907862B2 (ja) * | 2004-12-10 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4940546B2 (ja) * | 2004-12-13 | 2012-05-30 | 株式会社デンソー | 半導体装置 |
| JP4825424B2 (ja) * | 2005-01-18 | 2011-11-30 | 株式会社東芝 | 電力用半導体装置 |
| JP4840738B2 (ja) * | 2005-03-15 | 2011-12-21 | 株式会社デンソー | 半導体装置とその製造方法 |
| JP4744958B2 (ja) * | 2005-07-13 | 2011-08-10 | 株式会社東芝 | 半導体素子及びその製造方法 |
| KR100795848B1 (ko) * | 2005-09-29 | 2008-01-21 | 가부시키가이샤 덴소 | 반도체 장치의 제조방법 및 에피택시얼 성장 장치 |
| JP5150048B2 (ja) * | 2005-09-29 | 2013-02-20 | 株式会社デンソー | 半導体基板の製造方法 |
| JP5225546B2 (ja) * | 2005-12-27 | 2013-07-03 | 株式会社豊田中央研究所 | 半導体装置 |
| US7790549B2 (en) * | 2008-08-20 | 2010-09-07 | Alpha & Omega Semiconductor, Ltd | Configurations and methods for manufacturing charge balanced devices |
| US7492003B2 (en) * | 2006-01-24 | 2009-02-17 | Siliconix Technology C. V. | Superjunction power semiconductor device |
| US7659588B2 (en) * | 2006-01-26 | 2010-02-09 | Siliconix Technology C. V. | Termination for a superjunction device |
| US8106453B2 (en) * | 2006-01-31 | 2012-01-31 | Denso Corporation | Semiconductor device having super junction structure |
| US7592668B2 (en) * | 2006-03-30 | 2009-09-22 | Fairchild Semiconductor Corporation | Charge balance techniques for power devices |
| WO2007116420A1 (en) | 2006-04-11 | 2007-10-18 | Stmicroelectronics S.R.L. | Process for manufacturing a semiconductor power device and respective device |
| CN101467258B (zh) | 2006-04-21 | 2012-02-08 | 意法半导体股份有限公司 | 用于制造功率半导体器件的工艺和相应功率半导体器件 |
| EP1873837B1 (en) * | 2006-06-28 | 2013-03-27 | STMicroelectronics Srl | Semiconductor power device having an edge-termination structure and manufacturing method thereof |
| US9437729B2 (en) | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
| US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| US20080272429A1 (en) * | 2007-05-04 | 2008-11-06 | Icemos Technology Corporation | Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices |
| JP4539680B2 (ja) * | 2007-05-14 | 2010-09-08 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US7989882B2 (en) * | 2007-12-07 | 2011-08-02 | Cree, Inc. | Transistor with A-face conductive channel and trench protecting well region |
| US7943989B2 (en) * | 2008-12-31 | 2011-05-17 | Alpha And Omega Semiconductor Incorporated | Nano-tube MOSFET technology and devices |
| US9508805B2 (en) | 2008-12-31 | 2016-11-29 | Alpha And Omega Semiconductor Incorporated | Termination design for nanotube MOSFET |
| TWI473270B (zh) * | 2009-05-15 | 2015-02-11 | 尼克森微電子股份有限公司 | 半導體元件及其製造方法 |
| TWI402985B (zh) * | 2009-06-02 | 2013-07-21 | Anpec Electronics Corp | 絕緣閘雙極電晶體與二極體之整合結構及其製作方法 |
| US8299494B2 (en) | 2009-06-12 | 2012-10-30 | Alpha & Omega Semiconductor, Inc. | Nanotube semiconductor devices |
| US7910486B2 (en) * | 2009-06-12 | 2011-03-22 | Alpha & Omega Semiconductor, Inc. | Method for forming nanotube semiconductor devices |
| DE102009038710B4 (de) * | 2009-08-25 | 2020-02-27 | Infineon Technologies Austria Ag | Halbleiterbauelement |
| US9443974B2 (en) * | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| US9425306B2 (en) * | 2009-08-27 | 2016-08-23 | Vishay-Siliconix | Super junction trench power MOSFET devices |
| US10026835B2 (en) * | 2009-10-28 | 2018-07-17 | Vishay-Siliconix | Field boosted metal-oxide-semiconductor field effect transistor |
| JP2011142269A (ja) * | 2010-01-08 | 2011-07-21 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| KR20150088887A (ko) | 2012-11-26 | 2015-08-03 | 디3 세미컨덕터 엘엘씨 | 수직 전계 효과 디바이스들의 개선된 패킹을 위한 디바이스 아키텍쳐 및 방법 |
| JP6077385B2 (ja) * | 2013-05-17 | 2017-02-08 | トヨタ自動車株式会社 | 半導体装置 |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| EP3183753A4 (en) | 2014-08-19 | 2018-01-10 | Vishay-Siliconix | Electronic circuit |
| CN106575666B (zh) | 2014-08-19 | 2021-08-06 | 维西埃-硅化物公司 | 超结金属氧化物半导体场效应晶体管 |
| JP6782529B2 (ja) * | 2015-01-29 | 2020-11-11 | 富士電機株式会社 | 半導体装置 |
| CN106328488B (zh) * | 2015-06-25 | 2020-10-16 | 北大方正集团有限公司 | 超结功率器件的制备方法和超结功率器件 |
| JP2019054169A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
| JP7099369B2 (ja) * | 2018-03-20 | 2022-07-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP7184681B2 (ja) * | 2019-03-18 | 2022-12-06 | 株式会社東芝 | 半導体装置およびその制御方法 |
| JP2021057552A (ja) * | 2019-10-02 | 2021-04-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN113488522A (zh) * | 2021-06-07 | 2021-10-08 | 西安电子科技大学 | 一种具有沟道缓冲层的半超结mosfet器件及其制备方法 |
| US11791383B2 (en) * | 2021-07-28 | 2023-10-17 | Infineon Technologies Ag | Semiconductor device having a ferroelectric gate stack |
| US12068390B2 (en) | 2021-07-28 | 2024-08-20 | Infineon Technologies Ag | Power semiconductor device having a gate dielectric stack that includes a ferroelectric insulator |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3291957B2 (ja) * | 1995-02-17 | 2002-06-17 | 富士電機株式会社 | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 |
| JP3158973B2 (ja) * | 1995-07-20 | 2001-04-23 | 富士電機株式会社 | 炭化けい素縦型ｆｅｔ |
| SE9601179D0 (sv) * | 1996-03-27 | 1996-03-27 | Abb Research Ltd | A field controlled semiconductor device of SiC and a method for production thereof |
| DE19730759C1 (de) * | 1997-07-17 | 1998-09-03 | Siemens Ag | Vertikaler Leistungs-MOSFET |
| JP3940518B2 (ja) | 1999-03-10 | 2007-07-04 | 株式会社東芝 | 高耐圧半導体素子 |
| JP2006210368A (ja) * | 1999-07-02 | 2006-08-10 | Toyota Central Res & Dev Lab Inc | 縦型半導体装置及びその製造方法 |
| JP4924781B2 (ja) | 1999-10-13 | 2012-04-25 | 株式会社豊田中央研究所 | 縦型半導体装置 |
| JP2001244461A (ja) | 2000-02-28 | 2001-09-07 | Toyota Central Res & Dev Lab Inc | 縦型半導体装置 |
| JP2001332726A (ja) | 2000-05-22 | 2001-11-30 | Hitachi Ltd | 縦形電界効果半導体装置及びその製造方法 |
| JP4764987B2 (ja) * | 2000-09-05 | 2011-09-07 | 富士電機株式会社 | 超接合半導体素子 |
| JP3899231B2 (ja) * | 2000-12-18 | 2007-03-28 | 株式会社豊田中央研究所 | 半導体装置 |
| JP5010774B2 (ja) * | 2000-12-28 | 2012-08-29 | 富士電機株式会社 | 半導体装置の製造方法及び半導体装置 |
-
2001
- 2001-10-16 JP JP2001318700A patent/JP3973395B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-11 US US10/411,373 patent/US20040016959A1/en not_active Abandoned
-
2004
- 2004-09-28 US US10/950,526 patent/US7112519B2/en not_active Expired - Fee Related
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112004001163B4 (de) * | 2003-08-20 | 2017-12-28 | Denso Corporation | Halbleiteranordnung eines vertikalen Typs |
| JP2005101560A (ja) * | 2003-08-20 | 2005-04-14 | Denso Corp | 縦型半導体装置 |
| US7868418B2 (en) | 2005-07-01 | 2011-01-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2007013003A (ja) * | 2005-07-01 | 2007-01-18 | Denso Corp | 半導体装置およびその製造方法 |
| JP2007012977A (ja) * | 2005-07-01 | 2007-01-18 | Toshiba Corp | 半導体装置 |
| US7358566B2 (en) | 2005-07-01 | 2008-04-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8956947B2 (en) | 2005-10-06 | 2015-02-17 | Sumco Corporation | Method for manufacturing semiconductor substrate |
| KR100788539B1 (ko) | 2005-10-06 | 2007-12-26 | 가부시키가이샤 섬코 | 반도체 기판의 제조 방법 |
| US8835276B2 (en) | 2005-10-06 | 2014-09-16 | Sumco Corporation | Method for manufacturing semiconductor substrate |
| DE112006002626B4 (de) | 2005-10-06 | 2010-08-19 | DENSO CORPORATION, Kariya-shi | Halbleitersubstrat und Verfahren zu dessen Herstellung |
| US9034721B2 (en) | 2005-10-06 | 2015-05-19 | Sumco Corporation | Method for manufacturing semiconductor substrate |
| DE112006004215B4 (de) * | 2005-10-06 | 2012-05-31 | Denso Corporation | Verfahren zur Herstellung eines Halbleitersubstrats |
| JP2013048279A (ja) * | 2005-11-28 | 2013-03-07 | Fuji Electric Co Ltd | 半導体装置 |
| US7943991B2 (en) | 2005-12-22 | 2011-05-17 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
| US8125027B2 (en) | 2005-12-22 | 2012-02-28 | Fuji Electric Co., Ltd. | Semiconductor device having trenches extending through channel regions |
| US7714385B2 (en) | 2005-12-26 | 2010-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2007242914A (ja) * | 2006-03-09 | 2007-09-20 | Denso Corp | 半導体装置およびスーパージャンクション構造を有する半導体基板の製造方法 |
| US8080846B2 (en) | 2006-06-15 | 2011-12-20 | Fuji Electric Co., Ltd. | Semiconductor device having improved breakdown voltage and method of manufacturing the same |
| JP2011108701A (ja) * | 2009-11-13 | 2011-06-02 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2011159918A (ja) * | 2010-02-03 | 2011-08-18 | Denso Corp | 縦型半導体素子を備えた半導体装置 |
| US8476134B2 (en) | 2010-05-20 | 2013-07-02 | Fuji Electric Co., Ltd. | Method of manufacturing super-junction semiconductor device |
| JP2011243866A (ja) * | 2010-05-20 | 2011-12-01 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| JP2013532379A (ja) * | 2010-06-25 | 2013-08-15 | 無錫華潤上華半導体有限公司 | Ｖｄｍｏｓ装置およびその製造方法 |
| JP2012064660A (ja) * | 2010-09-14 | 2012-03-29 | Denso Corp | 半導体装置の製造方法 |
| JP2016163004A (ja) * | 2015-03-05 | 2016-09-05 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| JP2019192932A (ja) * | 2019-07-03 | 2019-10-31 | 富士電機株式会社 | 半導体装置 |
| JP2022536238A (ja) * | 2020-05-06 | 2022-08-15 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
| JP2022536237A (ja) * | 2020-05-06 | 2022-08-15 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体超接合デバイスの製造方法 |
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