CN113488522A - 一种具有沟道缓冲层的半超结mosfet器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种具有沟道缓冲层的半超结MOSFET器件及其制备方法，该器件包括：NBAL电压支撑层；P‑pillar区和N‑pillar区，设置于NBAL电压支撑层表面，且两者在水平方向间隔排列；P型基区和N+注入区，依次设置于P‑pillar区和N‑pillar区上；以及，位于N+注入区上的源极金属，位于NBAL电压支撑层下表面的漏极金属，位于P型基区和N+注入区内的沟槽栅结构；其中，N‑pillar区内设有N‑buffer区，N‑buffer区的最上端与P‑pillar区的最上端在同一平面上，且N‑buffer区的宽度大于N‑pillar区的宽度。本发明提供的半超结MOSFET器件具有较低的功耗、较高的可靠性以及较好的抗雪崩能力。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种具有沟道缓冲层的半超结MOSFET器件及其制备方法。
背景技术
功率半导体器件是进行电能(功率)处理的半导体器件。随着半导体技术的发展，以功率MOS器件为代表的场控功率器件，已经发展成为功率半导体的主力器件。功率MOS器件由于具有输入阻抗高、易驱动和较高频率等诸多优点，是功率半导体器件中单一品种市场份量最大的产品。
由于功率MOS器件主要用于功率处理，因此器件的功耗控制尤为重要。而在传统的功率MOS器件中，导通电阻和击穿电压为平方关系，因而控制器件功耗和器件击穿电压之间的矛盾成为阻碍功率MOS器件发展的重要因素。超结理论的提出改善了导通电阻和击穿电压的关系，由原来的平方关系变为线性关系，使得功率MOS器件得以进一步发展。
然而，由于工艺偏差，会导致栅极和n柱位置发生偏差，从而使得导通电阻额外增加；同时，在阻断模式下，在栅氧和n柱接触处会出现强电场，造成器件的可靠性下降。此外，由于器件内部的寄生晶体管，还使得器件的抗雪崩能力下降。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种具有沟道缓冲层的半超结MOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种具有沟道缓冲层的半超结MOSFET器件，包括：
NBAL电压支撑层；
P-pillar区和N-pillar区，设置于所述NBAL电压支撑层上表面，且两者在水平方向间隔排列；
P型基区和N+注入区，依次设置于所述P-pillar区和所述N-pillar区上；以及，
位于所述N+注入区上的源极金属，位于所述NBAL电压支撑层下表面的漏极金属，位于所述P型基区和所述N+注入区内的沟槽栅结构；
其中，所述N-pillar区内设有N-buffer区，所述N-buffer区的最上端与所述P-pillar区的最上端在同一平面上，且所述N-buffer区的宽度大于所述N-pillar区的宽度。
在本发明的一个实施例中，所述N-buffer区的深度为1.9μm-2.4μm，宽度为2.5μm-2.8μm，掺杂浓度为5×1016cm-3--9×1016cm-3。
在本发明的一个实施例中，还包括设置在所述N-buffer区内的P+接触区域，其中，所述P+接触区域起始于所述沟槽栅结构的栅氧层下表面，并向下延伸至所述N-buffer区内，且所述P+接触区域的深度小于所述N-buffer区的深度，所述P+接触区域宽度小于所述栅氧层的宽度。
在本发明的一个实施例中，还包括若干P+注入区，所述若干P+注入区起始于所述源极金属的下表面，并向下延伸至所述P-pillar区。
在本发明的一个实施例中，所述若干P+注入区的掺杂浓度均呈阶梯状分布。
在本发明的一个实施例中，所述P+注入区自上而下依次包括第一P+注入区和第二P+注入区，其中，
所述第一P+注入区的最大宽度小于所述P型基区的宽度，所述第一P+注入区的最大深度小于所述P型基区和所述N+注入区的深度之和；
所述第二P+注入区的最大宽度小于所述第一P+注入区在的最大宽度，且不超出所述P注入区和所述P型基区；所述第二P+注入区在所述垂直方向上的最底端高于所述N-buffer区在所述垂直方向上的最底端。
在本发明的一个实施例中，所述第一P+注入区和所述第二P+注入区的轮廓线曲率均呈线性变化。
在本发明的一个实施例中，所述第一P+注入区内部峰值掺杂浓度为5×1018cm-3-2×1019cm-3，并由峰值中心向圆周外侧形成一个浓度梯度分布，且所述第一P+注入区与所述P型基区接触处的浓度等于所述P型基区的浓度；
所述第二P+注入区的内部峰值浓度为5×1018cm-3-2×1019cm-3，由峰值中心向形状外侧形成一个浓度梯度分布，且所述第二P+注入区与所述P型基区接触处的浓度等于所述P型基区的浓度，所述第二P+注入区与所述P-pillar区接触处的浓度等于所述P-pillar区的浓度。
在本发明的一个实施例中，所述沟槽栅结构包括栅槽、位于所述栅槽内壁的栅氧层以及设置在所述栅氧层内部的栅极金属；其中，
所述栅氧层起始于所述N-buffer区内部，并向上延伸至所述N+注入区的上表面；
所述栅极金属与所述栅氧层之间具有一定间距，且水平方向的间距小于垂直方向的间距。
本发明的另一个实施例还提供了一种具有沟道缓冲层的半超结MOSFET器件的制备方法，包括以下步骤：
在N型衬底上通过刻蚀形成N-pillar区和NBAL电压支撑层；
在所述NBAL电压支撑层上的所述N-pillar区之间外延生长P型硅，以形成P-pillar区；
在所述N-pillar区上刻蚀凹槽并外延生长N型硅，以形成N-buffer区；
在整个样品表面依次生长一层P型硅和N型硅，以形成P型基区和N+注入区；
对所述样品进行多次刻蚀，以在所述N-buffer区上面形成栅槽、在所述栅槽之间形成若干第一凹槽、在所述栅槽下面形成第二凹槽；
分别在所述第一凹槽和所述第二凹槽内生长P型硅，以形成若干P+注入区和P+接触区域；
在所述栅槽中形成沟槽栅结构，同时制作源漏金属电极，以完成器件的制备。
本发明的有益效果：
1、本发明提供的半超结MOSFET器件通过在导电沟道和外延区之间增加N-buffer区域，使得当栅极与N-pillar区之间位置出现偏差的情况下，电子依旧能够沿着沟道经过N-buffer区域到达N-pillar区，且不会增加额外的电阻，降低了器件功耗并提高了器件可靠性；此外，由于整个栅极底部被N-buffer区覆盖，所以可以独立的改变N-pillar区的宽度去降低导通电阻，而无需同时改变栅极宽度，从而可以进一步提高阻断能力和降低导通电阻，达到降低器件功耗的目的；
2、本发明提供的半超结MOSFET器件通过在栅极下方设置有P+接触区域，使得器件在反向阻断模式下，P+接触区域能够起到电场屏蔽的作用，以保护栅氧，从而提高器件可靠性；
3、本发明提供的半超结MOSFET器件通过在N+注入区、P型基区、相邻P注入区之间嵌入互相接触的若干个P+注入区，为雪崩电流提供了一个低电阻通路，促进雪崩电流从源极流出，避免了雪崩电流的聚集，限制了寄生双极晶体管的功能，提高了器件抗雪崩能力；
4、本发明提供的半超结MOSFET器件通过在超结结构下方设置一NBAL电压支撑层以形成半超结结构，较高掺杂的NBAL电压支撑层一方面可以降低器件导通电阻；另一方面，还可作为电压支撑层分担一部分的反向阻断电压，在相同深宽比下获得更低的导通电阻和同样的阻断能力，降低了工艺难度和器件成本。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种具有沟道缓冲层的半超结MOSFET器件结构示意图；
图2是本发明实施例提供的一种具有沟道缓冲层的半超结MOSFET器件的制备方法流程图；
图3a-3i是本发明实施例提供的一种具有沟道缓冲层的半超结MOSFET器件的制备工艺示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种具有沟道缓冲层的半超结MOSFET器件结构示意图，其包括：
NBAL电压支撑层10；
P-pillar区9和N-pillar区13，设置于NBAL电压支撑层10上表面，且两者在水平方向间隔排列；
P型基区6和N+注入区4，依次设置于P-pillar区9和N-pillar区13上；以及，
位于N+注入区4上的源极金属1，位于NBAL电压支撑层10下表面的漏极金属3，位于P型基区6和N+注入区4内的沟槽栅结构；
其中，N-pillar区13内设有N-buffer区8，N-buffer区8的最上端与P-pillar区9的最上端在同一平面上，且N-buffer区8的宽度大于N-pillar区13的宽度。
在本实施例中，在本实施例中，沟槽栅结构包括沟槽、位于沟槽内壁的栅氧层11以及设置在栅氧层11内部的栅极金属2；其中，
栅氧层11起始于N-buffer区8内部，并向上延伸至N+注入区4的上表面；栅极金属2与栅氧层11之间具有一定间距，且水平方向的间距小于垂直方向的间距。
进一步地，NBAL电压支撑层10的深度为4.3μm-5.4μm，掺杂浓度为5×1017cm-3-7×1017cm-3。
本实施例通过在超结结构下方设置一NBAL电压支撑层以形成半超结结构，较高掺杂的NBAL电压支撑层一方面可以降低器件导通电阻；另一方面，还可作为电压支撑层分担一部分的反向阻断电压，在相同深宽比下获得更低的导通电阻和同样的阻断能力，降低了工艺难度和器件成本。
进一步地，P型基区6和N+注入区4宽度一致，均为5μm-6μm。其中，P型基区6的深度为1.6μm-1.9μm，掺杂浓度为1×1016cm-3-9×1016cm-3。N+注入区4的深度为0.6μm-1.1μm，掺杂浓度为5×1017cm-3-1×1018cm-3。
此外，本实施例中的P-pillar区9和N-pillar区13的掺杂浓度为4×1017cm-3-6×1017cm-3。其中，P-pillar区9的深度为9.9μm-10.8μm，在N-buffer区8下方的宽度为3.4μm-3.9μm，在N-buffer区8内的水平宽度为2.7μm-3.1μm。N-pillar区深度为8μm-8.4μm，宽度为3.4μm-3.9μm。
在本实施例中，N-buffer区8的深度为1.9μm-2.4μm，宽度为2.5μm-2.8μm，掺杂浓度为5×1016cm-3-9×1016cm-3。
本实施例通过在器件导电沟道和外延区之间增加N-buffer区域(即N缓冲层)，使得当栅极与N-pillar区之间位置出现偏差的情况下，电子依旧能够沿着沟道经过N-buffer区域到达N-pillar区，且不会增加额外的电阻，降低了器件功耗并提高了器件可靠性；此外，由于整个栅极底部被N-buffer区覆盖，所以可以独立的改变N-pillar区的宽度去降低导通电阻，而无需同时改变栅极宽度，从而可以进一步提高阻断能力和降低导通电阻，达到降低器件功耗的目的。
在本发明的另一个实施例中，上述器件还包括设置在N-buffer区8内的P+接触区域7，其中，P+接触区域7起始于沟槽栅结构的栅氧层11下表面，并向下延伸至N-buffer区8内，且P+接触区域7的深度小于N-buffer区8的深度，P+接触区域7宽度小于栅氧层11的宽度。
具体地，P+接触区域7的深度为0.15μm-0.25μm，宽度为0.65μm-0.9μm，掺杂浓度为6×1018cm-3-8×1018cm-3。
由于当器件在反向阻断模式下时，高电场会出现在栅极底部，从而在栅氧处引起可靠性问题。本实施例通过在器件栅极下方设置P+接触区域，使得器件在反向阻断模式下，P+接触区域能够起到电场屏蔽的作用，以保护栅氧，从而提高了器件可靠性。
在本发明的另一个实施例中，上述器件还包括若干P+注入区，若干P+注入区起始于源极金属1的下表面，并向下延伸至P-pillar区9。其中，多个P+注入区的掺杂浓度均呈阶梯状分布。
本实施例通过在器件的N+注入区、P型基区、相邻P注入区之间嵌入互相接触的若干个P+注入区，为雪崩电流提供了一个低电阻通路，促进雪崩电流从源极流出，避免了雪崩电流的聚集，限制了寄生双极晶体管的功能，提高了器件抗雪崩能力。
下面以两个P+注入区为例进行详细说明。
具体地，P+注入区自上而下依次包括第一P+注入区5和第二P+注入区12，其中，
第一P+注入区5的最大宽度小于P型基区6的宽度，第一P+注入区5的最大深度小于P型基区6和N+注入区4的深度之和；
第二P+注入区12的最大宽度小于第一P+注入区5在的最大宽度，且不超出P注入区9和P型基区6；第二P+注入区12在垂直方向上的最底端高于N-buffer区8在垂直方向上的最底端。
进一步地，第一P+注入区5和第二P+注入区12的轮廓线的曲率是线性渐变的。例如，第一P+注入区5和第二P+注入区12的横截面可以是椭圆或者部分椭圆形，其中，第一P+注入区5的椭圆边界的曲率可以为0.45-0.53，其在最下端有一个最大值为1.07-1.21，在左右两个端点有一个最小值为0.32-0.34。第二P+注入区12轮廓线曲率可以为2.17-2.48，其在最下端有一个最大值为4.65-4.52，在左右两个端点有一个最小值为0.12-0.14。
更进一步地，第一P+注入区5和第二P+注入区12的掺杂浓度具有梯度分布。其中，第一P+注入区5内部峰值掺杂浓度为5×1018cm-3-2×1019cm-3，并由峰值中心向圆周外侧形成一个浓度梯度分布，且第一P+注入区5与P型基区6接触处的浓度等于P型基区6的浓度。
第二P+注入区12的内部峰值浓度为5×1018cm-3-2×1019cm-3，由峰值中心向形状外侧形成一个浓度梯度分布，且第二P+注入区12与P型基区6接触处的浓度等于P型基区6的浓度，第二P+注入区12与P-pillar区9接触处的浓度等于P-pillar区9的浓度。
本实施例通过在N+注入区、P型基区、相邻P注入区之间嵌入互相接触的第一P+注入区和第二P+注入区，使得在超结结构中产生的雪崩电流可以通过第二P+注入区放电到第一P+注入区。具体地，当击穿发生在P-pillar区时，因为第二P+注入区内部掺杂高于P-pillar区，所以电阻低于相邻的P-pillar区，雪崩电流从嵌入的第二P+注入区流向第一P+注入区。此外，当击穿发生在N导电类型区域时，雪崩电流从N导电类型区域上的P导电类型沟道层和第二P+注入区流向第一P+注入区，两个P+注入区提供了一个雪崩电流的低电阻通路，促进雪崩电流从源极流出，避免了雪崩电流的聚集，限制了寄生双极晶体管的功能。提高了抗雪崩性。同时由于第一P+注入区第一P+注入区和第二P+注入区具有浓度梯度的掺杂和优化的边缘轮廓曲率，避免引入电场聚集，保证P-pillar区不被提前击穿。
实施例二
在上述实施例一的基础上，本实施例提供了一种具有沟道缓冲层的半超结MOSFET器件的制备方法。请参见图2，图2是本发明实施例提供的一种具有沟道缓冲层的半超结MOSFET器件的制备方法流程图，具体包括以下步骤：
S1：在N型衬底上通过刻蚀形成N-pillar区和NBAL电压支撑层；
S2：在NBAL电压支撑层上的N-pillar区之间外延生长P型硅，以形成P-pillar区；
S3：在N-pillar区上刻蚀凹槽并外延生长N型硅，以形成N-buffer区；
S4：在整个样品表面依次生长一层P型硅和N型硅，以形成P型基区和N+注入区；
S5：对样品进行多次刻蚀，以在N-buffer区上面形成栅槽、在栅槽之间形成若干第一凹槽、在栅槽下面形成第二凹槽；
S6：分别在第一凹槽和第二凹槽内生长P型硅，以形成若干P+注入区和P+接触区域；
S7：在栅槽中形成沟槽栅结构，同时制作源漏金属电极，以完成器件的制备。
下面以制备具有两个P+注入区的半超结MOSFET器件为例，对本发明的制备方法进行详细说明。请参见图3a-3i，图3a-3i是本发明实施例提供的一种具有沟道缓冲层的半超结MOSFET器件的制备工艺示意图，具体包括：
步骤1：在高掺杂N型衬底上通过刻蚀，形成N-pillar区13和NBAL电压支撑层10，如图3a所示。
步骤2：在NBAL电压支撑层10上的N-pillar区13之间外延生长P型硅，以形成P-pillar区9，如图3b所示。
具体地，对硅片进行化学机械清洗，在H2保护下，在NBAL电压支撑层10上外延生长p型硅，然后抛光，形成P-pillar区9。
步骤3：在N-pillar区13上外延生长N型硅，以形成N-buffer区8，如图3c所示。
首先，制造掩模版，对步骤2得到的样品进行刻蚀，以形成N-buffer区凹槽。然后在凹槽内外延生长N型硅，形成N-buffer区8。
步骤4：在整个样品表面依次生长一层P型硅和N型硅，以形成P型基区6和N+注入区4，如图3d所示。
步骤5：利用干法刻蚀工艺形成位于N-buffer区8上的矩形凹槽，使用湿法刻蚀工艺在P型基区6和N+注入区4形成椭圆形凹槽，如图3e所示。
步骤6：在步骤5的基础上再次进行深槽刻蚀。
具体地，制造掩模版，在矩形凹槽下方刻蚀出P+接触区域所在的槽。对P+接触区域的槽进行P型硅的生长，形成P+接触区域7；在椭圆形凹槽下方形成深槽并进行P型硅的生长，形成第二P+注入区12，如图3f所示。
步骤7：在P+接触区域7的上方的矩形凹槽进行SiO2薄膜的淀积，再对氧化层进行平坦化处理，如图3g所示。
步骤8：在氧化层内部的凹槽内生长栅极金属2；在第二P+注入区上方的椭圆形凹槽进行P型硅的生长，形成第一P+注入区5，并对器件上表面进行平坦化处理，如图3h所示。
步骤9：制作源极金属1和漏极金属3，以完成器件的制备，如图3i所示。
具体地，分别在样品的上下表面淀积金属，以形成器件的源极和漏极。
至此，完成半超结MOSFET器件的制备。
应当说明的是，在本实施例中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种具有沟道缓冲层的半超结MOSFET器件，其特征在于，包括：
NBAL电压支撑层(10)；
P-pillar区(9)和N-pillar区(13)，设置于所述NBAL电压支撑层(10)上表面，且两者在水平方向间隔排列；
P型基区(6)和N+注入区(4)，依次设置于所述P-pillar区(9)和所述N-pillar区(13)上；以及，
位于所述N+注入区(4)上的源极金属(1)，位于所述NBAL电压支撑层(10)下表面的漏极金属(3)，位于所述P型基区(6)和所述N+注入区(4)内的沟槽栅结构；
其中，所述N-pillar区(13)内设有N-buffer区(8)，所述N-buffer区(8)的最上端与所述P-pillar区(9)的最上端在同一平面上，且所述N-buffer区(8)的宽度大于所述N-pillar区(13)的宽度。
2.根据权利要求1所述的半超结MOSFET器件，其特征在于，所述N-buffer区(8)的深度为1.9μm-2.4μm，宽度为2.5μm-2.8μm，掺杂浓度为5×1016cm-3-9×1016cm-3。
3.根据权利要求1所述的半超结MOSFET器件，其特征在于，还包括设置在所述N-buffer区(8)内的P+接触区域(7)，其中，所述P+接触区域(7)起始于所述沟槽栅结构的栅氧层(11)下表面，并向下延伸至所述N-buffer区(8)内，且所述P+接触区域(7)的深度小于所述N-buffer区(8)的深度，所述P+接触区域(7)宽度小于所述栅氧层(11)的宽度。
4.根据权利要求1所述的半超结MOSFET器件，其特征在于，还包括若干P+注入区，所述若干P+注入区起始于所述源极金属(1)的下表面，并向下延伸至所述P-pillar区(9)。
5.根据权利要求4所述的半超结MOSFET器件，其特征在于，所述若干P+注入区的掺杂浓度均呈阶梯状分布。
6.根据权利要求4所述的半超结MOSFET器件，其特征在于，所述P+注入区自上而下依次包括第一P+注入区(5)和第二P+注入区(12)，其中，
所述第一P+注入区(5)的最大宽度小于所述P型基区(6)的宽度，所述第一P+注入区(5)的最大深度小于所述P型基区(6)和所述N+注入区(4)的深度之和；
所述第二P+注入区(12)的最大宽度小于所述第一P+注入区(5)在的最大宽度，且不超出所述P注入区(9)和所述P型基区(6)；所述第二P+注入区(12)在垂直方向上的最底端高于所述N-buffer区(8)在垂直方向上的最底端。
7.根据权利要求6所述的半超结MOSFET器件，其特征在于，所述第一P+注入区(5)和所述第二P+注入区(12)的轮廓线曲率均呈线性变化。
8.根据权利要求7所述的半超结MOSFET器件，其特征在于，所述第一P+注入区(5)内部峰值掺杂浓度为5×1018cm-3-2×1019cm-3，并由峰值中心向圆周外侧形成一个浓度梯度分布，且所述第一P+注入区(5)与所述P型基区(6)接触处的浓度等于所述P型基区(6)的浓度；
所述第二P+注入区(12)的内部峰值浓度为5×1018cm-3-2×1019cm-3，由峰值中心向形状外侧形成一个浓度梯度分布，且所述第二P+注入区(12)与所述P型基区(6)接触处的浓度等于所述P型基区(6)的浓度，所述第二P+注入区(12)与所述P-pillar区(9)接触处的浓度等于所述P-pillar区(9)的浓度。
9.根据权利要求1所述的半超结MOSFET器件，其特征在于，所述沟槽栅结构包括栅槽、位于所述栅槽内壁的栅氧层(11)以及设置在所述栅氧层(11)内部的栅极金属(2)；其中，
所述栅氧层(11)起始于所述N-buffer区(8)内部，并向上延伸至所述N+注入区(4)的上表面；
所述栅极金属(2)与所述栅氧层(11)之间具有一定间距，且水平方向的间距小于垂直方向的间距。
10.一种具有沟道缓冲层的半超结MOSFET器件的制备方法，其特征在于，包括以下步骤：
在N型衬底上通过刻蚀形成N-pillar区和NBAL电压支撑层；
在所述NBAL电压支撑层上的所述N-pillar区之间外延生长P型硅，以形成P-pillar区；
在所述N-pillar区上刻蚀凹槽并外延生长N型硅，以形成N-buffer区；
在整个样品表面依次生长一层P型硅和N型硅，以形成P型基区和N+注入区；
对所述样品进行多次刻蚀，以在所述N-buffer区上面形成栅槽、在所述栅槽之间形成若干第一凹槽、在所述栅槽下面形成第二凹槽；
分别在所述第一凹槽和所述第二凹槽内生长P型硅，以形成若干P+注入区和P+接触区域；
在所述栅槽中形成沟槽栅结构，同时制作源漏金属电极，以完成器件的制备。
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