CN1691284A - 半导体器件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 102
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims abstract description 176
- 238000011049 filling Methods 0.000 claims abstract description 73
- 239000007789 gas Substances 0.000 claims description 354
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 233
- 229910052710 silicon Inorganic materials 0.000 claims description 233
- 239000010703 silicon Substances 0.000 claims description 233
- 239000012535 impurity Substances 0.000 claims description 147
- 150000004820 halides Chemical class 0.000 claims description 125
- 239000002019 doping agent Substances 0.000 claims description 88
- 238000009792 diffusion process Methods 0.000 claims description 63
- 239000003595 mist Substances 0.000 claims description 60
- 230000008901 benefit Effects 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 20
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 19
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 15
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 claims description 13
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 13
- 239000005049 silicon tetrachloride Substances 0.000 claims description 13
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 claims description 13
- 239000005052 trichlorosilane Substances 0.000 claims description 13
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 11
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 11
- 238000000465 moulding Methods 0.000 claims description 8
- 239000000460 chlorine Substances 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052801 chlorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 claims description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 2
- 229910000077 silane Inorganic materials 0.000 claims 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 55
- 238000012545 processing Methods 0.000 description 30
- 230000014509 gene expression Effects 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 17
- 230000007547 defect Effects 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 239000000203 mixture Substances 0.000 description 11
- 238000009826 distribution Methods 0.000 description 10
- 238000000407 epitaxy Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000002950 deficient Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 6
- 238000001878 scanning electron micrograph Methods 0.000 description 6
- 238000007493 shaping process Methods 0.000 description 6
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 238000005121 nitriding Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 229910003902 SiCl 4 Inorganic materials 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 230000007850 degeneration Effects 0.000 description 3
- 238000011143 downstream manufacturing Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 230000003313 weakening effect Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- OMRRUNXAWXNVFW-UHFFFAOYSA-N fluoridochlorine Chemical compound ClF OMRRUNXAWXNVFW-UHFFFAOYSA-N 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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Abstract
一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62－64、66－78)，从而将外延膜(5、32、62－64、66－78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62－64、66－78)的步骤包括在用外延膜(5、32、62－64、66－78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。
Description
发明领域
本发明涉及一种半导体器件的制造方法。
发明背景
在日本专利No.3485081中公开了一种制造具有半导体衬底的半导体器件的方法，通过该方法在沟槽中填充外延膜，从而形成具有高纵横比的掺杂层。此外，在日本未审专利公报No.2003-124464中公开了一种制造半导体衬底的方法，利用该方法，在垂直型MOS晶体管的漂移区中形成超结(super-junction)结构(P/N柱结构)时，在沟槽中填充外延膜，从而形成掺杂层。
在上述器件中，在N型硅衬底的沟槽中填充作为外延膜的P型硅层，从而形成二极管结构。在这种情况下，当在填充在沟槽中的外延膜中产生缺陷(即，空隙)时，在空隙的上部发生击穿，导致击穿电压减小。
以这种方式，在填充的外延膜中缺陷的影响降低了器件的性能。更详细地说，缺陷的影响降低了上述超结结构(P/N柱结构)的击穿电压，并产生由填充的缺陷(空隙)引起的晶体缺陷，从而降低了击穿/结泄漏电流量，并且在沟槽中的缺陷部分中留下抗蚀剂，导致工艺中的污染。
发明内容
鉴于上述问题，本发明的目的是提供一种制造具有半导体衬底的半导体器件的方法。该衬底包括以无空隙结构填充在沟槽中的外延膜。
一种半导体器件的制造方法包括以下步骤：在半导体衬底中形成沟槽；并且在包括该沟槽的侧壁和底部的衬底上形成外延膜，从而将外延膜填充在沟槽中。形成外延膜的步骤包括在用外延膜填充沟槽之前的最后步骤。所述最后步骤具有按照如下方式的外延膜成形条件：将要形成在沟槽侧壁上的外延膜在沟槽开口处的生长速度小于比沟槽开口位置深的沟槽位置上的生长速度。
在上述方法中，所述外延膜在沟槽开口处的生长速度低于比沟槽开口深的沟槽位置上的生长速度。因此，可以防止外延膜封闭沟槽开口，从而在没有任何空隙的情况下，在沟槽中填充外延膜。这样，上述方法提供了包括以无空隙结构填充在沟槽中的外延膜的衬底。
此外，一种半导体器件的制造方法包括：在半导体衬底中形成沟槽；并且在包括沟槽的侧壁和底部的衬底上形成外延膜，从而将外延膜填充在沟槽中。形成外延膜的步骤包括在用外延膜填充沟槽之前的最后步骤。所述最后步骤具有按照如下方式的外延膜成形条件：使用硅源气体和卤化物气体的混合物用于形成所述外延膜。
在上述方法中，卤化物气体作为刻蚀气体工作，并且通过气体的输送来控制卤化物气体的刻蚀速度。因此，在沟槽开口处外延膜的刻蚀速度高于比沟槽开口深的沟槽位置上的刻蚀速度。这样，在沟槽开口处外延膜的生长速度低于比沟槽开口深的沟槽位置上的生长速度。因此，防止了外延膜封闭沟槽开口，从而在没有任何空隙的情况下，在沟槽中填充外延膜。这样，上述方法提供了包括以无空隙结构填充在沟槽中的外延膜的衬底。
优选地，形成外延膜的步骤还包括第一步骤和刻蚀步骤。第一步骤使得在沟槽的底部和侧壁上形成外延膜，使其具有预定厚度。刻蚀步骤使得通过卤化物气体刻蚀沟槽开口处的一部分外延膜，从而扩大沟槽的开口。更优选地，最后步骤具有按照如下方式的外延膜的第二成形条件，即：在化学反应的控制下形成该外延膜。更优选地，在低于最后步骤中的真空压力的一个预定真空压力下进行第一步骤。此外更优选地，第一步骤的所述预定真空压力在1000Pa和1×10-3Pa之间的范围内。
优选地，形成外延膜的步骤还包括第一步骤。第一步骤使得在沟槽的底部和侧壁上形成外延膜，使其具有预定厚度，该外延膜具有掺杂于其中的杂质。最后步骤使得形成外延膜以填充沟槽的内部，该外延膜没有掺杂的杂质或具有掺杂于其中的低浓度杂质。最后步骤中外延膜的低浓度杂质具有低于第一步骤中的杂质浓度。在这种情况下，外延膜以无空隙结构被填充在沟槽中，此外，可以均匀地形成外延膜中的杂质。
优选地，形成外延膜的步骤还包括第一步骤和汽相扩散步骤。第一步骤使得在沟槽的底部和侧壁上形成外延膜，使其具有预定厚度，该外延膜具有掺杂于其中的杂质。汽相扩散步骤使得通过汽相扩散法从外延膜的表面掺杂杂质，从而在外延膜中形成杂质掺杂区。最后步骤使得形成外延膜以填充沟槽的内部，该外延膜没有掺杂的杂质或具有掺杂于其中的低浓度杂质。最后步骤中外延膜的低浓度杂质具有低于第一步骤中的杂质浓度。在这种情况下，外延膜以无空隙结构被填充在沟槽中，此外，可以均匀地形成外延膜中的杂质。
优选地，形成外延膜的步骤还包括汽相扩散步骤。该汽相扩散步骤是：通过汽相扩散法从沟槽的底部和侧壁掺杂杂质，从而在沟槽的底部和侧壁中形成杂质掺杂区。最后步骤是：形成外延膜以填充沟槽的内部，该外延膜没有掺杂的杂质或具有掺杂于其中的低浓度杂质。最后步骤中外延膜的低浓度杂质具有低于沟槽的底部和侧壁的杂质掺杂区中的杂质浓度。在这种情况下，外延膜以无空隙结构被填充在沟槽中，此外，可以均匀地形成外延膜中的杂质。
优选地，形成外延膜的步骤还包括第一步骤。第一步骤使得在沟槽的底部和侧壁上形成外延膜，使其具有预定厚度，该外延膜没有掺杂的杂质或具有掺杂于其中的杂质。最后步骤是：形成外延膜以填充沟槽的内部，该外延膜具有掺杂于其中的高浓度杂质。最后步骤中外延膜的高浓度杂质具有高于第一步骤中的杂质浓度。在低于第一步骤的预定真空压力下进行所述最后步骤。在这种情况下，外延膜以无空隙结构被填充在沟槽中，此外，可以均匀地形成外延膜中的杂质。
附图简述
从下面参考附图对本发明进行的详细说明，将使本发明的上述和其他目的、特征和优点更加显而易见。附图中：
图1是表示根据本发明第一实施例的垂直沟槽栅MOSFET的剖面图；
图2是表示根据第一实施例的MOSFET的器件部分的部分放大剖面图；
图3A到3D是说明根据第一实施例的MOSFET的制造方法的剖面图；
图4A到4D是说明根据第一实施例的MOSFET的制造方法的剖面图；
图5A到5C是说明根据第一实施例的MOSFET的制造方法的部分放大的剖面图；
图6是说明根据第一实施例、在有HCl气体和没有HCl气体的情况下生长速度比和处理温度之间的关系的曲线；
图7是说明根据第一实施例使用不同气体的生长速度和处理温度之间的关系的曲线；
图8是说明根据第一实施例、在不同器件中的标准化导通状态电阻和击穿电压的曲线；
图9A是表示与第一实施例相比较的硅衬底中的沟槽的剖面SEM图像的照片，而图9B是图9A中的照片的示意图；
图10A是表示使用二氯硅烷气体在高于1100℃的温度下淀积3μm之后的硅衬底的剖面SEM图像的照片，而图10B是图10A中的照片的示意图；
图11A是表示使用混合气体在高于1100℃的温度下淀积3μm之后的硅衬底的剖面SEM图像的照片，而图11B是图11A中的照片的示意图；
图12A是表示使用二氯硅烷气体在等于或低于1100℃的温度下淀积3μm之后的硅衬底的剖面SEM图像的照片，而图12B是图12A中的照片的示意图；
图13A是表示使用混合气体在等于或低于1100℃的温度下淀积3μm之后的硅衬底的剖面SEM图像的照片，而图13B是图13A中的照片的示意图；
图14A是表示使用混合气体在等于或低于1100℃的温度下淀积10μm之后的硅衬底的剖面SEM图像的照片，而图14B是图14A中的照片的示意图；
图15A到15D是说明根据本发明第二实施例的半导体衬底的制造方法的剖面图；
图16A到16D是说明根据本发明第三实施例的半导体衬底的制造方法的剖面图；
图17A到17D是表示根据第三实施例的在每个工艺中的制造方法的工艺条件的时序图；
图18A到18E是说明根据本发明第四实施例的半导体衬底的制造方法的剖面图；
图19A到19D是表示根据第四实施例的每个工艺中的制造方法的工艺条件的时序图；
图20A到20D是说明根据本发明第五实施例的半导体衬底的制造方法的剖面图；
图21A到21D是表示根据第五实施例的每个工艺中的制造方法的工艺条件的时序图；
图22A到22D是说明根据本发明第六实施例的半导体衬底的制造方法的剖面图；
图23A到23E是表示根据第六实施例的每个工艺中的制造方法的工艺条件的时序图；
图24是表示根据第六实施例的真空压力和外延膜中的杂质浓度偏差之间的关系的曲线；
图25A到25D是说明根据本发明第七实施例的半导体衬底的制造方法的剖面图；
图26A到26E是表示根据第七实施例的每个工艺中的制造方法的工艺条件的时序图；和
图27A和27B是表示具有无空隙结构的器件中的电位分布和碰撞电离比分布的剖面图，而图27C和27D是表示根据本发明第一实施例的对比例的具有空隙的器件中的电位分布和碰撞电离比分布的剖面图。
优诜实施例详述
第一实施例
本发明人关于在P型硅被填充于N型硅衬底的沟槽中以形成二极管结构时的击穿电压进行了模拟试验。模拟结果示于图27A到27D中。图27A和27B示出了没有空隙结构的衬底，而图27C和27D示出了具有空隙结构的衬底。图27A和27C表示电位分布，而图27B和27D表示碰撞电离比的分布。当填充于沟槽中的外延膜中没有产生缺陷(即，空隙)时，获得了如图27A和27B所示的电位分布和碰撞电离比，并且可以确保248V的击穿电压。然而，当填充于沟槽102中的外延膜中产生缺陷(即，空隙)101时，如图27C和27D所示，在空隙101的上部103发生击穿，导致击穿电压减小到201V。
以这种方式，在填充的外延膜中缺陷的影响降低了器件的性能。更详细地说，缺陷的影响减小了上述超结结构(P/N柱结构)的击穿电压，并且产生由填充缺陷(空隙)引起的结晶缺陷，从而减小了击穿/结泄漏电流量，并在沟槽中的缺陷部分中留下抗蚀剂，从而在工艺中引起污染。
鉴于上述问题，提供一种具有半导体衬底的半导体器件的制造方法，通过该方法，一种新的结构可以防止沟槽开口被外延膜封闭，从而改善沟槽的填充。
例如，通过根据第一实施例的方法制造了一种垂直型沟槽栅MOSFET。图1和2示出了所述MOSFET器件和该器件的主要部分。
图2中，外延膜2形成在将要成为漏区的n+硅衬底1上，并且在外延膜2上形成外延膜3。沟槽4形成为与下部外延膜2平行。沟槽4贯穿外延膜2并到达n+硅衬底1。外延膜5填充在沟槽4中。填充在沟槽4中的外延膜5的导电类型是p型，而与沟槽4相邻的区域6的导电类型是n型。通过这种方式，交替布置p型区5和n型区6，从而产生所谓的超结结构，在所述超结结构中MOSFET的漂移层形成p/n柱结构。
在上部外延膜3中，在表面层中形成p阱层7。在外延膜3中平行地形成用于栅极的沟槽8，并且沟槽8形成得比p阱层7更深。在每个沟槽8的内表面上形成栅极氧化膜9，并且在栅极氧化膜9中布置多晶硅栅电极10。在外延膜3的顶表面上、在与每个沟槽8接触的部分处在表面层中形成n+源区11。此外，在p型外延膜3的顶表面上的表面层中形成p+源接触区12。另外，在外延膜3的p阱层7和外延膜2(漂移层)之间、在每个沟槽8中形成n-缓冲区13。n-缓冲区13包括沟槽8的底部，并且与漂移层中的n型区6和p阱层7接触。在各个沟槽8的n-缓冲区13之间形成p-区14。
在n+硅衬底1的底表面上形成漏电极(未示出)，并且该漏电极电连接到n+硅衬底1。此外，在外延膜3的顶表面上形成源电极(未示出)，并且该源电极电连接到n+源区11和p+源极接触区12。
当施加作为源极和漏极之间的栅极电位的一个预定正电压，且源极电压为地电压，漏极电压为正电压时，晶体管进入导通状态。当晶体管进入导通状态时，在与p阱层7的栅极氧化膜9接触的部分中形成反型层，并且电子通过这个反型层在源极和漏极之间流动(即，电子通过n+源区11、p阱层7、n-缓冲区13、n型区6和n+硅衬底1)。此外，当施加反向偏置电压(源极电压处于地电压，而漏极电压处于正电压)时，耗尽层从p型区5和n型区6之间的pn结、n-缓冲区13和p-缓冲区14之间的pn结、以及n-缓冲区13和p阱区7之间的pn结延伸，由此p型区5和n型区6被耗尽，从而增加击穿电压。
另一方面，在图1中，n型区6和p型区5在横向方向上交替设置，并且在器件部分周围的端部中也是如此。此外，在外延膜3的顶表面上的器件部分的外周边侧上形成LOCOS(即，硅局部氧化)氧化膜15。
接着，将介绍本实施例中的垂直型沟槽栅MOSFET的制造方法。首先，如图3A所示，制备n+硅衬底1，并且在n+硅衬底1上形成n型外延膜2。在芯片的外周边部分中的外延膜2中形成多个沟槽20，并且将氧化硅膜21填充到沟槽20中。然后，对外延膜2的顶表面进行平坦化。
然后，如图3B所示，在n型外延膜2上形成氧化硅膜22，并将其构图成预定形状，以便形成预定沟槽。然后，通过使用氧化硅膜22作为掩模，对外延膜2进行各向异性刻蚀(RIE)或者通过碱性各向异性刻蚀液(例如KOH、TMAH)对其进行湿法刻蚀，从而形成到达硅衬底1的沟槽4。通过这种方式，在由n+硅衬底1和外延膜2形成的硅衬底中形成沟槽4。
此外，如图3C所示，除去用作掩模的氧化硅膜22。此时，沟槽4的纵横比(＝d1/W1)为2或更大。此外，使用具有(110)-表面取向的硅衬底，并使外延膜2的顶表面具有(110)-表面取向，使沟槽4的侧表面具有(111)-表面取向。或者，使用具有(100)-表面取向的硅衬底，并使外延膜2的顶表面具有(100)-表面取向，使沟槽4的侧表面具有(100)-表面取向。
然后，如图3D所示，在包括沟槽4的内表面的外延膜2上形成外延膜23，由此沟槽4被外延膜23填充。在沟槽4中填充外延膜23的步骤中，使用硅源气体和卤化物气体的混合气体来作为输送给硅衬底的气体，以便形成外延膜23。更具体地说，使用甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)以及四氯化硅(SiCl4)中的任何一种来作为硅源气体。特别是，值得推荐的是使用二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)以及四氯化硅(SiCl4)中的任何一种来作为硅源气体。使用氯化氢(HCl)、氯气(Cl2)、氟(F2)、三氟化氯(ClF3)、氟化氢(HF)和溴化氢(HBr)中的任何一种来作为卤化物气体。
此外，在化学反应控制的条件下形成外延膜23。特别是，当甲硅烷或乙硅烷用作硅源气体时，膜成形温度的上限设置在950℃。当二氯硅烷用作硅源气体时，膜成形温度的上限设置在1100℃。当三氯硅烷用作硅源气体时，膜成形温度的上限设置在1150℃。当四氯化硅用作硅源气体时，膜成形温度的上限设置在1200℃。此外，当形成膜的真空压力在大气压到100Pa的范围内时，膜成形温度的下限设置在800℃。当形成膜的真空压力在100Pa到1×10-5Pa范围内时，膜成形温度的下限设置在600℃。通过实验检验表明这个条件可以生长外延膜而不引起结晶缺陷。
之后，对外延膜23的顶表面进行平坦化，从而露出外延膜(n型硅层)2，如图4A所示。由此，在横向上交替布置p型区5和n型区6。此外，除去芯片外周边部分的沟槽20中的氧化硅膜21(见图3D)。
然后，如图4B所示，在外延膜2上形成p-型外延膜24。此外，如图4C所示，通过在p-型外延膜24中、在与n型区6接触的部分中进行离子注入，形成n-缓冲区13。此时，在形成在芯片外周边部分中的沟槽20中的外延膜24的顶面上形成凹状物25，并且通过使用凹状物25作为对准标记来对准光掩模板。
然后，如图4D所示，在p-型外延膜24上形成p-型外延膜26。
然后，如图1所示，形成LOCOS氧化膜15。此外，形成p阱层7、沟槽8、栅极氧化膜9、多晶硅栅电极10、n+源区11和p+源接触区12。此外，在所述器件部分中形成电极和布线。当在形成所述器件部分的过程中使用离子注入形成n+源区11和p+源接触区12时，在形成在芯片外周边部分中的沟槽20中的外延膜26的顶面上形成凹状物27，并且通过使用该凹状物27作为对准标记来对准光掩模板。
在这一点上，在硅衬底(1、2)中形成沟槽4之后，从形成外延膜23开始直到在沟槽4中填充外延膜23为止，使用硅源气体和卤化物气体的混合气体来作为输送到硅衬底(1、2)的气体，以便形成外延膜23。然而，广义而言，只要至少在将外延膜23填充于沟槽4中的工艺中的填充的最后步骤使用硅源气体和卤化物气体的混合气体作为输送到硅衬底(1、2)的气体，以便形成外延膜23，这是必需的。
在与此类似的制造工艺中，将通过使用图5A、5B和5C来详细介绍如图3C和3D所示的填充外延膜的步骤。
如图5A所示，在硅衬底30中形成沟槽31，然后，如图5C所示，在沟槽31中填充外延膜32。此时，如图5B所示，作为形成外延膜32的条件，使在沟槽侧面上生长的外延膜32在沟槽开口处的生长速度低于比沟槽开口深的部分的生长速度。换言之，当假设沟槽开口处的生长速度定义为RO，而比沟槽开口深的部分处的生长速度定义为Rb时，生长速度RO、Rb具有“RO＜Rb”的关系。
通过这种方式，利用如下方式在沟槽中形成外延膜，使沟槽开口处的膜厚比沟槽底部的膜厚薄。由此，沟槽侧面上的外延膜的膜厚在沟槽开口处比在沟槽底部的更薄，由此可以在没有空隙的状态下形成外延膜。简而言之，由于可以在没有空隙的状态下形成外延膜，当向所述超结结构(p/n柱结构)施加反向偏置电压(源极处于地电压，而漏极处于正电压)时，可以确保击穿电压并且防止结泄漏电流。此外，可以消除空隙(减小空隙尺寸)，提高击穿电压产量(yield)并且提高结泄漏电流产量。
由于这个原因，如上所述，建立下列条件[A]到[E]。
[A]使用硅源气体和卤化物气体的混合气体作为输送到硅衬底的气体，以便形成外延膜23。
[B]在化学反应控制的条件下形成外延膜23。
[C]在将通过刻蚀形成沟槽时作为掩模的氧化膜除去之后，在沟槽中填充外延膜。
[D]沟槽的底表面具有(110)-表面取向，并且沟槽的侧面具有(111)-表面取向。或者，沟槽的底表面具有(100)-表面取向，且沟槽的侧面具有(100)-表面取向。
[E]沟槽的纵横比为2或更大。
下面将介绍建立这些条件[A]到[E]的原因。
首先，将介绍条件[A]的原因，也就是通过使用硅源气体和卤化物气体的混合气体来形成外延膜的原因。
假设在沟槽开口处和在比沟槽开口处深的部分(沟槽中的部分)处进行外延生长。
由以下事实引起在填充外延膜时的缺陷(空隙)：在沟槽开口处附近形成的外延膜的量变得比形成在沟槽中的外延膜的量相对大，由此沟槽开口处较早地封闭，从而在沟槽中留下空隙。由于在沟槽开口处硅源气体的输送量比在沟槽中的硅源气体的输送量相对大，这是增加了在沟槽开口处形成的外延膜的量的主要因素。使用硅源气体和卤化物气体的混合气体来作为对抗这个因素的一种措施。
卤化物气体的作用是作为刻蚀气体，并且刻蚀速度由供给量来确定，且刻蚀速度在沟槽开口处比在沟槽中大。换言之，由卤化物进行的刻蚀反应在沟槽开口处比在沟槽中更为显著，因而沟槽被刻蚀成锥形形状。使用图6来介绍刻蚀反应，如从图中可以看出，与使用二氯硅烷时的生长速度相比，通过使用二氯硅烷(SiH2Cl2)和氯化氢(HCL)的混合气体降低了生长速度。此外，关于卤化物气体的作用，由于卤化物气体与硅源气体的分解反应相关，使反应机理复杂化，从而促进了反应速度控制性。这将通过使用图6来说明。当使用二氯硅烷(SiH2Cl2)实现化学反应的控制的最大温度与使用二氯硅烷(SiH2Cl2)和氯化氢气体的混合气体实现化学反应的控制的最大温度相比时，通过使用二氯硅烷和氯化氢气体的混合气体(硅源气体和卤化物气体的混合气体)形成外延膜，可以使化学反应控制区偏移到更高温度一侧。
在这一点上，可以在输送控制条件下将外延膜填充在沟槽中。在这种情况下，如上所述，硅源气体的输送量在靠近沟槽开口的一部分上增加了，由此促成了一种膜厚分布，但是由混合卤化物气体产生的刻蚀作用可以防止膜厚分布在开口部分呈封闭结构的形式。
接着，将介绍在如[B]中所述的化学反应控制的条件下将要填充在沟槽中的外延膜的成形。
通过在其中由反应来确定膜的形成的条件下形成外延膜，膜厚分布对气体供给分布的影响有抵抗力。因此，可以防止硅源气体的供给量大于沟槽中的硅源气体的供给量，并因此防止在形成外延膜时在沟槽中留下空隙。
为了建立其中通过反应来确定膜形成的条件，如图7所示，在较低温度下形成外延膜。可以使用甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)以及四氯化硅(SiCl4)中的任何一种来作为硅源气体。此时，在较低温度下形成外延膜时，担心结晶性变差。由于这个原因，通过使用二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)或四氯化硅(SiCl4)作为硅源气体，生长温度可以转移到更高温度一侧。由此，与使用甲硅烷(SiH4)或乙硅烷(Si2H6)的情况相比，在其中通过反应确定膜形成的条件下的最大温度可以转移到更高温度一侧。换言之，与具有417kJ/mol的生成焓的甲硅烷(SiH4)相比，通过使用具有578kJ/mol的生成焓的二氯硅烷(SiH2Cl2)、具有670kJ/mol的生成焓的三氯硅烷(SiHCl3)、或具有763kJ/mol的生成焓的四氯化硅(SiCl4)，可以将化学反应控制的温度范围延伸到更高的温度。为此，可以在更高温度下、在化学反应控制的条件下形成外延膜。结果，可以避免结晶性的退化。
此外，当甲硅烷或乙硅烷用作硅源气体时，膜成形温度的上限设置在950℃。当二氯硅烷用作硅源气体时，膜成形温度的上限设置在1100℃。当三氯硅烷用作硅源气体时，膜成形温度的上限设置在1150℃。当四氯化硅用作硅源气体时，膜成形温度的上限设置在1200℃。通过实验检验表明当满足这些条件时，可以生长外延膜且没有结晶缺陷。
将使用图9A到14B来介绍具体例子。图9A到14B表示由SEM拍摄的衬底的剖面图像，以便评估填充在沟槽中的外延膜。如图9A和9B所示，在具有通过刻蚀形成的沟槽的衬底上生长一个外延膜。此时，在衬底中形成的沟槽的宽度为3μm、2μm、1μm、0.8μm和0.5μm，并且所有沟槽的深度都是13μm。在高于1100℃的温度的气氛下向衬底输送二氯硅烷，由此形成厚度为3μm的外延膜，并获得图10A和10B中所示的结果。在图10A和10B中，不使用卤化物气体。另一方面，在相同温度的气氛下(高于1100℃的温度的气氛下)向衬底输送二氯硅烷和氯化氢的混合气体，由此形成厚度为3μm的外延膜，并获得图11A和11B中所示的结果。在图11A和11B中，使用了卤化物气体。
在等于或低于1100℃的较低温度的气氛下，向其中形成了如图9A和9B所示的沟槽的衬底输送二氯硅烷，由此形成厚度为3μm的外延膜，并获得图12A和12B中所示的结果。在图12A和12B中，不使用卤化物气体。另一方面，在相同温度的气氛下(等于或低于1100℃的较低温度的气氛下)，向该衬底输送二氯硅烷和氯化氢的混合气体，由此形成厚度为3μm的外延膜，并获得图13A和13B中所示的结果。在图13A和13B中，使用了卤化物气体。此外，在相同条件下形成厚度为10μm的外延膜，并获得如图14A和14B所示的结果。在图14A和14B中，使用了卤化物气体。
在图11A和11B中沟槽中的空隙的尺寸比在图10A和10B中的尺寸小。此外，在图12A和12B中的沟槽中存在空隙，但是从图13A和13B可以看出，防止了沟槽开口被封闭。这些结果示出了通过混合卤化物气体产生的效果和通过使用二氯硅烷和卤化物气体的混合气体在1100℃或更低的温度下形成外延膜产生的效果。结果，如图14A和14B所示可以形成没有空隙的外延膜。
此外，在用于形成膜的真空压力在大气压到100Pa的范围时，膜成形温度的下限设置在800℃。在用于形成膜的真空压力在100Pa到1×10-5Pa的范围时，膜成形温度的下限设置在600℃。通过实验检验表明，当满足这些条件时，可以生长没有空隙的外延膜。真空压力和膜成形温度是确定结晶性的因素。关于真空压力，在低真空压力下减少残留在腔室中的氧和H2O，以防止硅表面的氧化，由此可以抵抗用于确保外延膜的结晶性所需的表面迁移现象被削弱。另一方面，低的膜成形温度让人产生了这样一种担忧，即结晶性退化。通过这些结果，即使在低真空压力下、在低温度下形成外延膜，也可以避免结晶性的退化。结果，即使在低温下也可以实现具有优异结晶性的外延生长，并因此在化学反应控制的条件下、在较低温度下形成外延膜。
接着，将介绍上述条件[C]，即在通过刻蚀形成沟槽时用作掩模的氧化物膜被去除之后，在沟槽中填充外延膜。
当在保留用作刻蚀掩模的氧化膜的状态下、在沟槽中生长和填充外延膜时，有可能由生长在用作掩模的氧化膜上的多晶硅膜和生长在沟槽中的外延膜产生的应力造成结晶缺陷。为此，在除去用作掩模的氧化膜之后，在沟槽中形成和填充外延膜。这可以防止结晶缺陷的影响。
接着，将介绍上述条件[D]的硅衬底的表面(沟槽的侧面和底面)的取向。
当通过使用硅源气体和卤化物气体的混合气体形成外延膜时，如下所述来确定衬底的表面和沟槽的侧面的取向。
通过使用Si(110)-表面取向衬底，使沟槽底面的取向具有(110)-表面取向，并且使沟槽侧面的取向具有(111)-表面取向。或者，通过使用Si(100)-表面取向衬底，使沟槽底面的取向具有(100)-表面取向，并且使沟槽侧面的取向具有(100)-表面取向。这可以防止沟槽开口被生长的外延膜封闭，由此很容易将外延膜填充在沟槽中。
更具体地说，当沟槽按照垂直于或平行于(100)-表面取向的平面取向的方式设置在Si(100)-表面上时，沟槽的底面变为Si(100)-表面取向，并且沟槽的侧面变为Si(110)-表面取向。在这种情况下，随着混合的卤化物气体(HCl)的量增加，(110)-表面取向的侧面上的膜厚也增加。为此，在(100)-表面取向的底面上的膜厚不充分生长的状态下，在侧面上进行外延生长。这在沟槽中填充没有空隙的外延膜时带来一个缺点。
与此相反，当在Si(110)-表面取向衬底上形成具有Si(111)-表面取向侧面的沟槽时，当混合的卤化物气体(HCl)的量增加时，与侧面上外延膜的厚度相比，沟槽底面上的外延膜的厚度增加。这可以使外延膜更容易填充在沟槽中。此外，在形成这种表面取向的沟槽时，通过各向异性湿法刻蚀(具体地说，是通过TMAH或KOH进行的刻蚀)形成沟槽可以降低刻蚀损伤，由此可以增加刻蚀工艺的产量。
此外，即使使用Si(100)-表面取向衬底，如果形成Si(100)-表面取向侧面的沟槽，底面上的膜厚等于侧面上的膜厚，因此不会由表面取向引起膜厚的相对差异。于是，除了把沟槽形成为锥形形状的效果之外，这是由于混合的卤化物产生的，与使用Si(110)-表面取向侧面的情况相比，形成Si(100)-表面取向侧面的沟槽的效果可以使外延膜更容易填充在沟槽中。
接着，将介绍沟槽的纵横比为2或更大的上述条件[E]。
超结(p/n柱)MOS结构可能破坏标准化导通状态电阻和击穿电压之间的折衷关系，其中标准化导通状态电阻是功率器件的性能指标。
具体地说，如图8所示，可以将导通状态电阻减小得超过常用DMOS中的极限(硅极限)。
然而，为了减小导通状态电阻，必须增加p/n柱结构的纵横比。如图8所示，通过减小柱的宽度(沟槽的宽度)来减小导通状态电阻。此外，关于沟槽的深度，已知可以获得每2μm深度的大约10V的击穿电压。因此，为了实现高击穿电压，需要增加沟槽的深度，因此必须进一步增加纵横比。在图8中，定义为5μm的线表示宽度为5μm的沟槽，从而沟槽的纵横比为10/5＝2。定义为3μm的线表示宽度为3μm的沟槽，从而沟槽的纵横比为10/3。定义为1μm的线表示宽度为1μm的沟槽，从而沟槽的纵横比为10/1。定义为0.5μm的线表示宽度为0.5μm的沟槽，从而沟槽的纵横比为10/0.5。定义为0.05μm的线表示宽度为0.05μm的沟槽，从而沟槽的纵横比为10/0.05。这里，沟槽深度为10μm。虚线表示硅极限，这是常规DMOS极限。虚线的左侧表示常规DMOS可以适当地工作的区域。虚线的右侧表示常规DMOS不能适当地工作的区域。
具体地说，沟槽的深度必须大约为10μm，以便获得200V的击穿电压，并且绘图点必须在图8中的绘图点P1的右侧，以便超过硅极限。在图8中，在绘图点P1的右侧绘制一个点表示将柱的宽度(沟槽宽度)制成为5μm或者更小，这表示沟槽的纵横比为“2”或更大。200V或更高的高击穿电压需要更高的纵横比。此外，由于漂移电阻的贡献在200V或以下的击穿电压范围内变得更小，因此仅仅通过利用超结(p/n柱)结构来减小漂移电阻不可能减小导通状态电阻。因此，沟槽必须是具有纵横比为2或更大的结构，以便形成超过常用DMOS器件的极限的超结(p/n柱)-MOS。
如上所述，本实施例具有下列特征。
(1)如图3C和3D所示，在由n+硅衬底1和外延膜2形成的硅衬底(1、2)中形成沟槽4，然后在包括沟槽4的底面和侧面的硅衬底(1、2)上形成外延膜23，由此将外延膜23填充在沟槽4中。这里，至少在将外延膜23填充在沟槽4中的填充工艺的最后步骤中，作为形成外延膜23的条件，生长在沟槽侧面上的外延膜23在沟槽开口处的生长速度小于在比沟槽开口深的部分处的生长速度。于是，在生长在沟槽侧面上的外延膜23中，在沟槽开口处的生长速度小于在比沟槽开口深的部分处的生长速度，这可以防止沟槽开口被外延膜23封闭，并因此可以容易地将外延膜填充在沟槽4中。
(2)在由n+硅衬底1和外延膜2形成的硅衬底(1、2)中形成沟槽4，然后在包括沟槽4的底面和侧面的硅衬底(1、2)上形成外延膜23，由此将外延膜23填充在沟槽4中。这里，至少在将外延膜23填充在沟槽4中的填充工艺的最后步骤中，使用硅源气体和卤化物气体的混合气体作为输送到硅衬底(1、2)的气体。因此，通过使用硅源气体和卤化物气体的混合气体作为输送到硅衬底(1、2)的气体以便形成外延膜23，卤化物气体用作刻蚀气体，并且刻蚀速度由供给量来确定，因此在沟槽开口处的刻蚀速度比在沟槽中的大。因此，与比沟槽开口深的部分处的生长速度相比，可以减小生长在沟槽侧面上的外延膜23在沟槽开口处的生长速度。这可以防止沟槽开口被外延膜23封闭，并可以使外延膜23容易地填充在沟槽4中。
(3)至少在填充的最后步骤中，使用硅源气体和卤化物气体的混合气体作为输送到硅衬底(1、2)的气体，并在化学反应控制的条件下形成外延膜23。因此，通过在化学反应控制的条件下形成外延膜23，可以进一步防止沟槽开口被外延膜23封闭，并可以使外延膜23更容易被填充在沟槽4中。
(4)使用氯化氢、氯、氟、三氟化氯、氟化氯和溴化氢中的任何一种来作为卤化物气体。因此，通过在将要用于常用的CVD装置的气体中使用氯化氢、氯、氟、三氟化氯、氟化氢和溴化氢中的任何一种，可以产生在沟槽开口处产生刻蚀作用并且减小生长速度的效果。
(5)使用甲硅烷、乙硅烷、二氯硅烷、三氯硅烷和四氯化硅中的任何一种来作为硅源气体。就是说，在用于常用的CVD装置的气体中，可以使用甲硅烷、乙硅烷、二氯硅烷、三氯硅烷和四氯化硅中的任何一种。特别是，当二氯硅烷、三氯硅烷和四氯化硅中的任何一种用作硅源气体时，可以在更高的温度和更好的结晶条件下通过化学反应的控制形成外延膜23。换言之，可以将其中通过化学反应的控制形成外延膜的温度范围延伸到更高的温度范围，并且可以防止结晶性变差。
(6)使用甲硅烷或乙硅烷作为硅源气体，并且将膜成形温度的上限设置在950℃。或者，使用二氯硅烷作为硅源气体，并且将膜成形温度的上限设置在1100℃。或者，使用三氯硅烷作为硅源气体，并且将膜成形温度的上限设置在1150℃。或者，使用四氯化硅作为硅源气体时，并且将膜成形温度的上限设置在1200℃。通过这种方式，将膜成形温度的上限设置在可以在化学反应控制的条件下形成外延膜的温度。此外，当用于形成膜的真空压力在大气压到100Pa的范围内，并且将膜成形温度的下限设置在800℃。或者，用于形成膜的真空压力在从100Pa到1×10-5Pa的范围内，将膜成形温度的下限设置在600℃。通过这种方式，需要设置温度的下限，以便于防止结晶缺陷的影响，并且结晶缺陷易受形成外延膜时的减压气氛的真空压力的影响。具体地说，在低真空压力的气氛下，减少残留在腔室中的氧和H2O，以防止硅表面的氧化，由此可以抵制用于确保外延膜的结晶性所需的表面迁移现象被削弱。因此，即使在低温下形成外延膜，也可以避免结晶性的退化。考虑到这一点，值得推荐的是在上述真空压力下设置膜成形温度的下限。
(7)在硅衬底(1、2)上形成沟槽4时，使用硅衬底(1、2)上形成的氧化膜22作为掩模。然后，在形成沟槽之后，在形成外延膜23之前除去用作掩模的氧化膜22。当在形成沟槽之后在形成外延膜23之前不除去用作掩模的氧化膜22时，存在以下可能性：可能由生长在用作掩模的氧化膜22上的多晶硅层和生长在沟槽4中的外延膜产生的应力引起结晶缺陷。然而，在本实施例中，可以避免这种可能性。
(8)在硅衬底(1、2)中，沟槽4的底面具有(110)-表面取向，而沟槽4的侧面具有(111)-表面取向。或者，在硅衬底(1、2)中，沟槽4的底面具有(100)-表面取向，而沟槽4的侧面具有(100)-表面取向。在本实施例中，与在硅衬底中沟槽底面具有(100)-表面取向且沟槽侧面具有(100)-表面取向的情况相比，当形成外延膜23时，可以进一步防止沟槽开口被封闭。
(9)沟槽4的纵横比为2或更大。因此，当沟槽的纵横比为2或更大时，可以进一步产生在(1)到(9)中所述的效果。
在这一点上，当形成沟槽之后将外延膜填充到沟槽中时，在中点以前仅仅使用硅源气体作为输送到硅衬底的气体以便形成外延膜，并且从上述中点(至少在填充的最后步骤中)开始使用硅源气体和卤化物气体的混合气体的情况下，建议是随着时间来增加卤化物气体的输送量(硅源气体的输送量保持恒定)。此外，在这种情况下，卤化物气体的输送量可以线性地或指数性地增加。
第二实施例
接着，将特别以第二实施例与第一实施例之间的差异为重点介绍第二实施例。
如图15A所示，在硅衬底50中形成沟槽51。然后，如图15B所示，形成外延膜52。此外，如图15C所示，通过卤化物气体刻蚀外延膜52，由此除去封闭沟槽开口的外延膜52。使用氯化氢(HCl)来作为所述卤化物气体。
随后，如图15D所示，再次形成外延膜53，由此将外延膜53填充在沟槽51中。此时，使用硅源气体和卤化物气体的混合气体(第一实施例中的条件[A])通过外延生长形成外延膜53。此外，可以在第一实施例中的附加条件[B]到[E]下生长外延膜53。
通过氯化氢(HCl)对外延膜52进行的附加刻蚀可以使形成在沟槽中的外延膜成锥形，由此提供便于在沟槽中填充外延膜53的优点。结果，作为外延生长条件，与第一实施例相比，可以降低要混合的卤化物气体的量并且可以使用高温条件。因此，可以以高生长速度生长外延膜。
如上所述，在硅衬底50中形成沟槽51，然后在包括沟槽51的底面和侧面的硅衬底50上形成外延膜52。然后，通过卤化物气体刻蚀外延膜52，从而扩展其上形成外延膜52的沟槽51的开口。然后，至少在填充的最后步骤，使用硅源气体和卤化物气体的混合气体作为输送到硅衬底50的气体，以便形成外延膜53。因此，在硅衬底50中形成沟槽51之后，在包括沟槽51的底面和侧面的硅衬底50上形成外延膜53，然后通过卤化物气体进行刻蚀，由此可以扩展其上形成外延膜52的沟槽51的开口。由此，可以防止沟槽开口被外延膜53封闭，并由此便于将外延膜53填充在沟槽51中。
第三实施例
接着，下面将特别以第三实施例与第一和第二实施例之间的差别为重点介绍第三实施例。
图16A到16D示出了本实施例制造具有半导体衬底的半导体器件的工艺。图17A到17D示出了在外延膜成形装置中连续执行本实施例的制造(处理)半导体衬底的工艺时的参数(处理温度、硅源气体的流量、卤化物气体的流量、掺杂气体的流量)之间的关系。这里，图17A到17D中的XVIB表示图16B中所示的没有卤化物气体的掺杂外延工艺，图17A到17D中的XVIC表示如图16C所示的具有卤化物气体的作为低浓度外延工艺的工艺，并且图17A到17D中的XVID表示作为如图16D所示的热扩散工艺的工艺。
在本实施例中，考虑到以下情况。
在相关技术中，为了形成超结结构，各个p/n柱必须具有相同的电荷量。实际上，相对于各个p和n柱的目标浓度，电荷量必须被控制在大约10％或以下的范围内。此外，还绝对必须提高在沟槽中填充外延膜的工艺的产量。而且为了防止在沟槽填充外延膜时的缺陷，提高浓度的可控性和提高在沟槽中填充外延膜的工艺产量是绝对必要的。
特别是，如第一实施例中所述的，当使用硅源气体和卤化物气体的混合物作为输送到硅衬底的气体，以便形成外延膜时，在外延生长时添加杂质，以便用杂质掺杂外延膜时，卤化物气体的添加易于削弱晶圆表面中的杂质浓度的均匀性。此外，还存在着一种担忧，即卤化物的添加还降低了生长速度。
下面，将介绍本实施例的半导体衬底的制造工艺。
如图16A所示，在作为半导体衬底的n型硅衬底60的顶面中形成沟槽61。然后，如图16B所示，在包括沟槽61的底面和侧面的硅衬底60上形成(生长)混合有作为掺杂剂的杂质的外延膜，更具体地说，用高浓度p+型杂质掺杂的p+外延膜62。当采用图17A到17D所示的连续工艺时，处理温度增加到高温，并使硅源气体以大流量流动，不使卤化物气体流动，使掺杂剂气体以大流量流动(在高浓度掺杂剂下)。
这个工艺(形成p+外延膜62)的目的是为了在沟槽61的底面和侧面上形成p+外延膜62，因此不需要在沟槽61中完全填充p+外延膜62。由于这个原因，与第一实施例所示的通过硅源气体和卤化物气体的混合气体进行的外延生长不同，仅仅通过硅源气体来形成外延膜。因此，在第一实施例中的通过混合气体进行外延生长的情况下，存在通过添加卤化物气体而减小生长速度的顾虑，但是由于在本实施例中仅仅通过硅源气体形成外延膜，因此可以在没有减小产量的顾虑下形成外延膜。此外，当打算通过混合气体在沟槽中有效地填充外延膜时，必须在低温下形成外延膜。然而，当在本实施例中形成p+外延膜62时，可以以高生长速度、在高温下形成p+外延膜62。此外，在混合卤化物气体的情况下，卤化物气体在晶圆表面的分布对掺杂剂杂质的混合量有很大的影响，导致削弱了晶圆表面上的浓度分布均匀性。另外，外延生长是在低温条件下的反应来确定的速度进行的，因此通过控制气流分布来校正浓度分布是无效的。因此，当不让卤化物气体流动并且将膜成形温度设置在高温时，可以提高形成在沟槽61中的p+外延膜62中的掺杂剂杂质的浓度均匀性。
这里，在这个(形成p+外延膜62)工艺中，不让卤化物气体流动，但是可以为了控制形成在沟槽61中的p+外延膜62的形状而在适当(小)的流量下使其流动。
然后，如图16C所示，在形成在沟槽61中的p+外延膜(掺杂的外延膜)62中生长外延膜63，该外延膜63是用比在生长p+外延膜62时的掺杂剂混合量小的掺杂剂混合量掺杂的或者是不用掺杂剂掺杂，由此用外延膜63完全填充沟槽61。就是说，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底60的气体，形成p-或未掺杂的外延膜63，由此用外延膜63完全填充沟槽61。当采用如图17A到17D所示的连续工艺时，将处理温度设置在低温，并且使硅源气体以大流量流动，使卤化物气体以大流量流动，使掺杂剂气体以小流量(以低的掺杂剂浓度)流动或根本不流动。
通过这种方式，通过硅源气体和卤化物气体的混合气体、在所述混合气体与低浓度掺杂剂杂质混合或者不与掺杂剂气体混合的状态下形成外延膜63，由此用外延膜63完全填充沟槽61。由于这个外延膜用低浓度杂质掺杂或者不被掺杂，因此所述外延膜可以抵抗杂质浓度的均匀性被混合卤化物气体削弱的效果。结果，可以在沟槽61中生长具有高度均匀浓度的掺杂剂的外延膜，由此用没有空隙的外延膜完全填充沟槽61。
之后，如图16D所示，在外延处理之后进行热处理，以便使杂质在p-或未掺杂的外延膜63中扩散，从而使外延膜62、63形成为p外延膜64。当采用如图17A到17D所示的连续工艺，将处理温度设置在高温，并且不让硅源气体流动，不让卤化物气体流动，不让掺杂剂气体流动。由此，可以形成具有高度均匀浓度的p/n柱结构和无空隙结构。
在这一点上，通过停止膜成形气体和掺杂剂气体并且通过控制外延膜成形装置中的处理温度，可以连续地进行热处理。或者，在将硅衬底在外延膜成形装置中进行处理之后，通过作为下游工艺的热氧化工艺或热处理工艺可以使杂质扩散。此外，为了形成超结器件，各个p/n柱必须具有相同的电荷量。如图16C所示，即使在p-或未掺杂的外延膜63保留的情况下，当硅衬底60的n区中的电荷量等于p+外延膜(填充的p外延区)62中的电荷量时，可以实现超结操作。因此，即使在不对p/n柱结构进行热处理时，该结构也可以进行所希望的操作。
如上所述，在本实施例中，在硅衬底60中形成沟槽61，然后在包括沟槽61的底面和侧面的硅衬底60上形成用杂质掺杂的外延膜62。此外，至少在填充的最后步骤中，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底60的气体，形成外延膜63，该外延膜63是用比用杂质掺杂的外延膜62低的杂质浓度掺杂的或者是不用杂质掺杂，由此完全填充沟槽61。
因此，当用通过使用硅源气体和卤化物气体的混合气体形成的外延膜63完全填充沟槽61时，该外延膜63是用较低浓度杂质掺杂的或不用杂质掺杂的外延膜，从而外延膜63可以抵抗杂质浓度的均匀性被削弱的效果。此外，通过仅仅使用硅源气体而不用硅源气体和卤化物气体的混合气体形成外延膜，可以防止产量的降低(在图16A到16D中，当形成p+外延膜62时，不混合卤化物气体，以提高杂质浓度的均匀性并且防止产量的降低)。
通过这种方式，可以防止沟槽开口被外延膜封闭，从而提高用外延膜对沟槽的填充并且进一步提高浓度和产量的可控性。
此外，在包括沟槽61的底面和侧面的硅衬底60上形成用杂质掺杂的外延膜62，并且将完全被填充在沟槽61中的外延膜63以低浓度杂质掺杂或者不掺杂，然后进行热处理，从而使杂质浓度均匀。特别是，当在相同的外延膜成形装置中以连续方式进行在包括沟槽61的底面和侧面的硅衬底60上形成用杂质掺杂的外延膜62、形成外延膜63的步骤以及所述热处理时，可以实现连续工艺，并且因此可以降低成本，该外延膜63将被完全填充在沟槽61中，并用低浓度杂质掺杂或不掺杂。
在这一点上，在形成该膜的步骤和热处理步骤中，已经用附图示出了硅源气体、卤化物气体和掺杂剂气体的控制，但是除了这些气体之外，在减压气氛下将非氧化或非氮化气体，如氢气或稀有气体作为载体气体引入到该装置中。
第四实施例
接着，下面将特别以第四实施例与第一和第二实施例之间的差别为重点介绍第四实施例。
图18A到18D示出了本实施例的具有半导体衬底的半导体器件的制造工艺。图19A到19D示出了在外延膜成形装置中连续进行本实施例的半导体衬底的制造(处理)工艺时的参数(处理温度、硅源气体的流量、卤化物气体的流量、掺杂剂气体的流量)之间的关系。这里，图19A到19D中的XVIIIB表示作为如图18B所示的不用卤化物气体的低浓度外延工艺的工艺，图19A到19D中的XVIIIC表示作为如图18C所示的不用卤化物气体的汽相扩散工艺的工艺，图19A到19D中的XVIIID表示作为如图18D所示的利用卤化物气体的低浓度外延工艺的工艺，而图19A到19D中的XVIIIE表示作为如图18E所示的热扩散工艺的工艺。
而且，在本例中，如第三实施例的情况，想要使杂质浓度均匀并且提高产量。
如图18A所示，在作为半导体衬底的n型硅衬底60的顶面上形成沟槽61。然后，如图18B所示，在包括沟槽61的底面和侧面的硅衬底60上形成(生长)外延膜66，该外延膜66用低浓度p型杂质掺杂或者是不掺杂。当采用如图19A到19D所示的连续工艺时，处理温度增加到高温，并且使硅源气体以大流量流动，并且不让卤化物气体流动，使掺杂剂气体以小流量(以低掺杂剂浓度)流动或者完全不让掺杂剂气体流动。
形成外延膜66的目的是为了在沟槽61的底面和侧面上形成用低浓度掺杂剂掺杂或不掺杂的外延膜，因此不必在沟槽61中完全填充外延膜66。由于这个原因，与如第一实施例所示的通过硅源气体和卤化物气体的混合气体形成外延膜的情况不一样，仅仅通过硅源气体来形成该外延膜。
因此，如第三实施例所述的，在通过混合气体形成外延膜的情况下，存在通过添加卤化物气体而减小生长速度的顾虑，但是由于在本实施例中仅仅通过硅源气体来形成该外延膜，因此可以不用担心减小生长速度而形成外延膜。此外，当想要通过混合气体在沟槽中有效地填充外延膜时，必须在低温下形成外延膜，但是当形成这种外延膜66时，可以以高生长速度、在高温下形成外延膜66。此外，使用用低浓度掺杂剂掺杂或不掺杂的外延膜66，将消除引起掺杂剂浓度分布的问题。
这里，在本工艺(形成外延膜66的工艺)中，不让卤化物气体流动，但是为了控制沟槽61中的外延膜66的形状，可以使其以适当(小)的流量流动。
然后，如图18C所示，通过汽相扩散使杂质(掺杂剂)从表面扩散(混合)到p-或未掺杂的外延膜66中，从而形成具有均匀浓度的扩散区67。当采用如图19A到19D所示的连续工艺时，处理温度增加到高温，并且不让硅源气体流动且不让卤化物气体流动，并使掺杂剂气体以大流量(以高浓度掺杂剂)流动。通过这种方式，在这种汽相扩散中，在硅衬底60加热的状态下混合掺杂剂气体，就是说，在停止硅源气体的状态下、在高温下将掺杂剂气体引入到外延膜成形装置中，从而使掺杂剂从其表面扩散到p-或未掺杂的外延膜66中。就是说，通过向加热的硅衬底60输送掺杂剂气体，可以将杂质从其表面引入到外延膜66中。
之后，如图18D所示，在形成在沟槽61中的汽相扩散区67中完全填充外延膜68，该外延膜68用比生长外延膜66和汽相扩散中的掺杂剂量少的掺杂剂量掺杂或者不掺杂。即，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底的气体来形成p-或未掺杂的外延膜68，由此用外延膜68完全填充沟槽61。当采用如图19A到19D所示的连续工艺时，处理温度增加到高温，并且使硅源气体以大流量流动，使卤化物气体以大流量流动，并且使掺杂剂气体以小流量(以低浓度掺杂剂)流动或根本不使其流动。
通过这种方式，在混合气体与低浓度掺杂杂质混合或不与掺杂气体混合的状态下、通过硅源气体和卤化物气体的混合气体形成该外延膜，由此用外延膜完全填充沟槽61。由于通过混合气体形成的外延膜用低浓度掺杂剂掺杂或不掺杂，该外延膜可以抵抗杂质浓度均匀性由于混合了卤化物气体而被削弱的效果。结果，可以在沟槽61中生长具有高均匀浓度掺杂剂的扩散区67，由此用没有空隙的外延膜完全填充了沟槽61。
然后，如图18E所示，在外延工艺之后进行热处理，从而使p-或未掺杂的外延膜68中的杂质扩散，使扩散区67和外延膜68形成p外延层69。当采用如图19A到19D所示的连续工艺时，将处理温度设置在高温，并且不让硅源气体流动，不让卤化物气体流动，并且不使掺杂剂气体流动。由此，可以形成具有高均匀浓度的p/n柱结构和无空隙结构。
在这一点上，同样在本实施例中，通过停止膜成形气体和掺杂剂气体，并且通过控制外延膜成形装置中的处理温度，可以连续进行热处理。或者，在将硅衬底在外延膜成形装置中执行操作之后，可以通过热氧化工艺或热处理工艺使杂质扩散。此外，超结器件需要p/n柱结构具有相同的电荷量。如图18D所示，即使在p-或未掺杂的外延膜68保留下来的状态下，当硅衬底60的n区中的电荷量等于p型扩散区(填充的p区)67中的电荷量时，该器件可以进行超结操作。因此，即使在器件具有不进行热处理的结构时，该器件也可以进行所希望的操作。
如上所述，在本实施例中，在硅衬底60中形成沟槽61，然后在包括沟槽61的底面和侧面的硅衬底60上形成外延膜66。此外，通过汽相扩散将杂质从其表面引入到外延膜66中，从而形成用杂质掺杂的区域67。此外，至少在填充的最后步骤中，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底60的气体，形成外延膜68，该外延膜68用比用杂质掺杂的区域67低的浓度的杂质掺杂或不用杂质掺杂，由此用外延膜68完全填充沟槽61。因此，可以通过汽相扩散引入杂质而使杂质浓度均匀。此外，当通过使用硅源气体和卤化物气体的混合气体用外延膜68完全填充沟槽61时，用低浓度杂质掺杂或不用杂质掺杂外延膜68，因此外延膜68可以抵抗杂质浓度均匀性被削弱的效果。此外，通过仅仅使用硅源气体而不使用硅源气体和卤化物气体的混合气体来形成外延膜，可以防止产量降低(在图18A到18E中，当形成外延膜66时，不混合卤化物气体，这可以防止产量降低)。
此外，在汽相扩散中，通过向加热的硅衬底60输送掺杂剂气体，将杂质从其表面引入到外延膜66中。因此，通过这项技术可以适当地进行汽相扩散(例如，从非掺杂外延膜的表面扩散杂质)。
此外，通过在包括沟槽61的底面和侧面的硅衬底60上形成外延膜66、通过汽相扩散、通过形成将要完全被填充在沟槽61中并且用低浓度掺杂剂掺杂或不掺杂的外延膜68、然后通过进行热处理，可以使杂质浓度均匀。特别是，在包括沟槽61的底面和侧面的硅衬底60上形成外延膜66、汽相扩散、形成将要被完全填充在沟槽61中并且用低浓度杂质掺杂或不掺杂的外延膜68、然后热处理这些步骤都是在相同的外延膜成形装置中以连续方式进行的。通过采用这种方式的连续工艺，可以降低成本。
在这一点上，在形成膜、汽相扩散和热处理的步骤中，用附图已经示出了硅源气体、卤化物气体和掺杂剂气体的控制，但是除了这些气体之外，可以在减压气氛下将非氧化或非氮化气体，如氢气或稀有气体作为载体气体引入到该装置中。
第五实施例
接着，下面将特别以第五实施例与第一和第二实施例之间的差别为重点介绍第五实施例。
图20A到20D示出了本实施例的具有半导体衬底的半导体器件的制造工艺。图21A到21D示出了在外延膜成形装置中连续进行本实施例的半导体衬底的制造(处理)工艺时的参数(处理温度、硅源气体的流量、卤化物气体的流量、掺杂剂气体的流量)之间的关系。这里，图21A到21D中的XXB表示作为如图20B所示的不用卤化物气体的汽相扩散工艺的工艺，图21A到21D中的XXC表示作为如图20C所示的利用卤化物气体的低浓度外延工艺的工艺，而图21A到21D中的XXD表示作为如图20D所示的热扩散工艺的工艺。
在本实施例中，想要消除在第三实施例中已经介绍过的杂质浓度均匀性的削弱问题。
如图20A所示，在作为半导体衬底的n型硅衬底60的顶面中形成沟槽61。然后，如图20B所示，通过汽相扩散将杂质掺杂剂混入到沟槽61的内壁(沟槽61的底面和侧面)中，从而形成具有优异的掺杂浓度均匀性的掺杂区70。当采用图21A到21D所示的连续工艺时，将处理温度增加到高温，并且不让硅源气体流动，不让卤化物气体流动，并使掺杂剂气体以大流量(以高掺杂剂浓度)流动。通过这种方式，通过在加热硅衬底60的状态下将掺杂剂气体引入到该装置，即，通过在外延膜成形装置中停止硅源气体的状态下、在高温下引入掺杂剂气体来进行这种汽相扩散，掺杂剂可以从其表面扩散到硅衬底60中。即，通过向加热的硅衬底60输送掺杂剂气体，可以使掺杂剂从其底面和侧面扩散到沟槽61中。
之后，如图20C所示，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底的气体，在沟槽61中(汽相掺杂区70中)形成非掺杂或p-外延膜71，该外延膜71用比汽相扩散工艺中的掺杂量少的掺杂剂量掺杂，由此用外延膜71完全填充沟槽61。当采用如图21A到21D所示的连续工艺时，将处理温度增加到高温，使硅源气体以大流量流动，使卤化物气体以大流量流动，并且使掺杂剂气体以小流量(以小浓度掺杂剂)流动或根本不使其流动。
通过这种方式，通过硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底的气体，并在该混合气体与低浓度掺杂剂杂质混合或不与掺杂剂气体混合的状态下形成该外延膜，由此用该外延膜完全填充沟槽。由于通过这种方式形成的外延膜用低浓度掺杂剂掺杂或不掺杂，因此该外延膜可以抵制由于混合了卤化物气体而使杂质浓度均匀性被削弱的效果。结果，可以在沟槽61中形成具有高均匀浓度掺杂剂的掺杂区70，由此用没有空隙的外延膜完全填充沟槽61。
随后，如图20D所示，在外延工艺之后进行热处理，从而使p-或未掺杂的外延膜71中的杂质扩散，使掺杂区70和外延膜71形成为p外延层72。当采用如图21A到21D所示的连续工艺时，将处理温度增加到高温，并且硅源气体不流动，卤化物气体不流动，并且掺杂剂气体不流动。由此，可以形成具有高均匀浓度的p/n柱结构和无空隙结构。
在这一点上，同样在本实施例中，通过停止膜成形气体和掺杂剂气体，并且通过控制外延膜成形装置中的处理温度，可以连续地进行热处理。或者，在硅衬底在外延膜成形装置中执行操作之后，可以通过热氧化工艺或热处理工艺使杂质扩散。
此外，超结器件需要p/n柱结构具有相同的电荷量。如图20C所示，即使在p-或未掺杂的外延膜71保留的状态下，当硅衬底60的n区中的电荷量等于p型掺杂区(填充的p区)70中的电荷量时，该器件可以进行超结操作。因此，即使在该器件具有不进行热处理的结构时，该器件也可以进行所希望的操作。
如上所述，在本实施例中，在硅衬底60中形成沟槽61，然后通过汽相扩散从沟槽61的底面和侧面引入杂质，从而在沟槽61的底面和侧面上形成区域70，在该区域70中引入了杂质。此外，至少在填充的最后步骤中，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底60的气体，形成外延膜71，该外延膜71用比掺杂有杂质的区域70的杂质浓度低的杂质掺杂或不用杂质掺杂，由此用外延膜71完全填充沟槽61。借此，通过利用汽相扩散引入杂质，可以使杂质浓度均匀。此外，当通过使用硅源气体和卤化物气体的混合气体利用外延膜71完全填充沟槽61时，用低浓度杂质掺杂或不用杂质掺杂外延膜71，因此可以抵制杂质浓度均匀性被削弱的效果。
此外，在汽相扩散中，通过向加热的硅衬底60输送掺杂剂气体，将杂质从其底面和侧面引入到沟槽61中。因此，通过这项技术可以适当地进行汽相扩散。
此外，通过汽相扩散，通过形成外延膜71，该外延膜71将要被完全填充在沟槽61中并用低浓度掺杂剂掺杂或不掺杂，然后通过进行热处理，可以使杂质浓度均匀。特别是，所述汽相扩散、将被完全填充在沟槽61中并且用低浓度掺杂剂掺杂或不掺杂的外延膜71的形成以及对外延膜71进行的热处理都是在相同的外延膜成形装置中以连续方式进行的。通过采用这种方式的连续工艺，可以降低成本。
在这一点上，在形成膜、汽相扩散和热处理的步骤中，已经利用俯图介绍了硅源气体、卤化物气体和掺杂剂气体的控制，但是除了这些气体之外，可以在减压气氛下将非氧化或非氮化气体，如氢气或稀有气体作为载体气体引入到该装置中。
第六实施例
接下来，将特别以第六实施例和第三实施例之间的差别为重点介绍第六实施例。
图22A到22D示出了本实施例的具有半导体衬底的半导体器件的制造工艺。图23A到23E示出了在外延膜成形装置中连续进行本实施例的半导体衬底的制造(处理)工艺时的参数(真空压力、处理温度、硅源气体的流量、卤化物气体的流量、掺杂剂气体的流量)之间的关系。这里，图23A到23E中的XXIIB表示作为如图22B所示的不用卤化物气体的高真空掺杂外延工艺的工艺，图23A到23E中的XXIIC表示作为如图22C所示的利用卤化物气体的低浓度外延工艺的工艺，而图23A到23E中的XXIID表示作为如图22D所示的热扩散工艺的工艺。
在本实施例中，与第三实施例相比，想要通过控制真空压力进一步使杂质浓度均匀。
如图22A所示，在作为半导体衬底的n型硅衬底60的顶面中形成沟槽61。然后，如图22B所示，在包括沟槽61的底面和侧面的硅衬底60上形成(生长)p+外延膜73。当采用如图23A到23E所示的连续工艺时，真空压力减小，并且将处理温度设置在高温，并且让硅源气体以大流量流动，不让卤化物气体流动，并使掺杂剂气体以大流量(以高掺杂剂浓度)流动。
在(形成p+外延膜73的)这个工艺中，在低真空压力的气氛下生长掺杂外延膜，从而防止气流分布的影响，在分子流的状态下形成膜，由此提高了掺杂剂浓度的均匀性。
在图24中示出了晶片表面中的浓度相对于真空压力的变化范围。在图24中，为了确保浓度的可控性在表面浓度的10％或以下的变化范围内而需要1000Pa或以下的真空压力，这通常认为是超结所必须的。此外，考虑到由于减小真空压力引起的生长速度的减小，认为1×10-3Pa或更高的范围是合适的。因此，在低真空压力的气氛中的上述掺杂外延生长是在从1000Pa到1×10-3Pa的范围内进行的。
然后，如图22C所示，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底的气体、并以比外延膜73中的掺杂剂混合量少的掺杂剂混合量，在比外延膜73的生长条件中的真空压力高的真空压力的气氛下，在沟槽61中形成的p+外延膜(掺杂外延膜)72中形成p-或非掺杂外延膜74，由此用外延膜74完全填充沟槽61。当采用如图23A到23E所示的连续工艺时，真空压力增加，并且使处理温度为低温，使硅源气体以大流量流动，使卤化物气体以大流量流动，并使掺杂剂气体以小流量(以低掺杂剂浓度)流动或根本不使其流动。
通过这种方式，在混合气体与低浓度掺杂剂杂质混合或不与掺杂气体混合的状态下，通过硅源气体和卤化物气体的混合气体形成该外延膜，由此用该外延膜完全填充沟槽61。结果，可以在沟槽61中生长具有高均匀浓度的掺杂剂的外延膜，由此用没有空隙的外延膜完全填充沟槽61。
之后，如图22D所示，在外延工艺之后进行热处理，从而使p-或非掺杂外延膜74中的杂质扩散，以便使外延膜73、74形成为p外延层75。当采用如图23A到23E所示的连续工艺时，在使真空压力为高压力的状态下将处理温度增加到高温，并且不让硅源气体流动，不让卤化物气体流动，不让掺杂剂气体流动。由此，可以形成具有高均匀浓度的p/n柱结构和无空隙结构。
在这一点上，通过停止膜成形气体和掺杂剂气体并且通过控制外延膜成形装置中的处理温度，可以连续地进行热处理。或者，在将硅衬底在外延膜成形装置中进行处理之后，可以通过作为下游工艺的热氧化工艺或热处理工艺使杂质扩散。此外，超结器件需要p/n柱结构具有相同的电荷量。如图22C所示，即使在p-或未掺杂的外延膜74保留的情况下，当硅衬底60的n区中的电荷量等于p+外延膜(填充的p外延区)73中的电荷量时，该器件也可以进行超结操作。因此，即使在该器件具有不进行热处理的结构时，该器件也可以进行所希望的操作。
如上所述，在本实施例中，在第三实施例的制造半导体衬底的方法中，当在包括沟槽61的底面和侧面的硅衬底60上形成掺杂了杂质的外延膜73时生长的真空压力比在形成用低浓度杂质掺杂或不掺杂杂质的外延膜74时生长的真空压力高，由此在沟槽61中完全填充外延膜。因此，这防止了气流分布的影响，由此在分子流的状态下形成膜，并提高了杂质浓度的均匀性。
此外，在包括沟槽61的底面和侧面的硅衬底60上形成用杂质掺杂的外延膜73时生长的真空压力在1000Pa到1×10-3Pa的范围内。因此，从防止杂质浓度变化和避免由于减小了真空压力而使生长速度减慢的观点来看这是优选的。
在这一点上，在膜成形步骤和热处理步骤中，已经利用附图介绍了硅源气体、卤化物气体和掺杂剂气体的控制，但是除了这些气体之外，在减压气氛下可以将非氧化或非氮化气体，如氢气或稀有气体作为载体气体引入到该装置中。此外，还可以通过适当地改变载体气体的流量或者通过控制排气泵的抽气能力来实现真空压力的控制。
第七实施例
接下来，将特别以第七实施例与第一和第二实施例之间的差别为重点介绍第七实施例。
图25A到25D示出了本实施例的具有半导体衬底的半导体器件的制造工艺。图26A到26E示出了在外延膜成形装置中连续进行本实施例的半导体衬底的制造(处理)工艺时的参数(真空压力、处理温度、硅源气体的流量、卤化物气体的流量、掺杂剂气体的流量)之间的关系。这里，图26A到26E中的XXVB表示作为如图25B所示的不用卤化物气体的低浓度外延工艺的工艺，图26A到26E中的XXVC表示作为如图25C所示的利用卤化物气体的高真空掺杂外延工艺的工艺，而图26A到26E中的XXVD表示作为如图25D所示的热扩散工艺的工艺。
而且在本实施例中，与第三实施例的情况一样，想要使杂质浓度均匀并且提高产量。
如图25A所示，在作为半导体衬底的n型硅衬底60的顶面中形成沟槽61。然后，如图25B所示，在包括沟槽61的底面和侧面的硅衬底60上形成(生长)用低浓度杂质掺杂或者不掺杂的外延膜76。当采用图26A到26E所示的连续工艺时，将真空压力升高，并且将处理温度增加到高温，并且让硅源气体以大流量流动，不让卤化物气体流动，并使掺杂剂气体以小流量流动或根本不使其流动。
通过这种方式，本工艺的目的是为了在沟槽61的底面和侧面上形成用低浓度掺杂剂掺杂或者不掺杂的外延膜76，因此不必将外延膜76完全填充在沟槽61中。由于这个原因，与如第一实施例所述的通过硅源气体和卤化物气体的混合气体形成外延膜的情况不同，仅仅通过硅源气体来形成该外延膜。因此，在通过混合气体形成外延膜的情况下，存在着由于添加卤化物气体而降低生长速度的顾虑，但是由于在本实施例中仅仅通过硅源气体形成外延膜，因此可以在不用担心降低生长速度的情况下形成该外延膜。此外，当想要通过混合气体在沟槽中更有效地填充外延膜时，必须在低温下形成该外延膜，但是在形成这个外延膜76时，可以以高生长速度、在高温下形成外延膜76。
这里，在(形成外延膜76的)本工艺中，不让卤化物气体流动，但是为了控制沟槽61中的外延膜76的形状，可以使其以适当(小)的流量流动。
然后，如图25C所示，可以在形成在沟槽61中的p-或非掺杂外延膜76中形成具有比外延膜76中的掺杂剂混合量大的掺杂剂混合量的p+外延膜77，即，用高浓度p型杂质掺杂的p+外延膜77，由此用p+外延膜77完全填充沟槽61。此时，通过使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底的气体，在低真空压力的气氛下生长p+外延膜77。当采用如图26A到26E所示的连续工艺时，使真空压力为低压，使处理温度为低温，使硅源气体以大流量流动，使卤化物气体以大流量流动，并且使掺杂剂气体以大流量(以高掺杂剂浓度)流动。
通过这种方式，在低真空压力的气氛下通过使用硅源气体和卤化物气体的混合气体进行掺杂外延生长，以形成该p+外延膜77。在低真空压力的气氛中进行掺杂外延生长防止了气流分布的影响，由此在分子流中形成该外延膜，因而提高了掺杂剂浓度的均匀性。
如使用图24所述的，在低真空压力气氛下的外延生长是在从1000Pa到1×10-3Pa的压力范围内进行的。结果，可以在沟槽61中生长具有高均匀浓度掺杂剂的掺杂区，由此用没有空隙的外延膜完全填充沟槽61。
之后，如图25D所示，在外延工艺之后进行热处理，从而将p-或非掺杂外延膜76中的杂质扩散，以便使外延膜76、77形成为p外延层78。当采用如图26A到26E所示的连续工艺时，使真空压力为高压，并且将处理温度增加到高温，并且不使硅源气体流动，不使卤化物气体流动，并且不使掺杂剂气体流动。由此，可以形成具有高均匀浓度的p/n柱结构和无空隙结构。
在这一点上，通过停止膜成形气体和掺杂剂气体并且通过控制外延膜成形装置中的处理温度，可以连续地进行热处理。或者，在将硅衬底在外延膜成形装置中进行处理之后，可以通过作为下游工艺的热氧化工艺或热处理工艺使杂质扩散。此外，超结器件需要p/n柱结构具有相同的电荷量。如图25C所示，即使在p-或未掺杂的外延膜76保留的情况下，当硅衬底60的n区中的电荷量等于p+外延膜(填充的p外延区)77中的电荷量时，该器件也可以进行超结操作。因此，即使在该器件具有不进行热处理的结构时，该器件也可以进行所希望的操作。
如上所述，在本实施例中，在硅衬底60中形成沟槽61，然后在包括沟槽61的底面和侧面的硅衬底60上形成外延膜76。此外，至少在填充的最后步骤中，通过在比在包括沟槽61的底面和侧面的硅衬底60上形成外延膜76时生长的真空压力低的生长的真空压力下，使用硅源气体和卤化物气体的混合气体作为为了形成外延膜而输送到硅衬底的气体，形成了外延膜77，该外延膜77是用比形成在包括沟槽61的底面和侧面的硅衬底60上形成的外延膜76的杂质浓度高的杂质浓度掺杂的，由此用该外延膜77完全填充沟槽61。因此，在通过使用硅源气体和卤化物气体的混合气体、利用掺杂了杂质的外延膜77完全填充沟槽61时，通过将真空压力减小到低压，可以使杂质浓度均匀(可以提高杂质浓度的均匀性)。更详细地说，将真空压力减小到低压防止了气流分布的影响，从而使得在分子流的状态下生长该外延膜，因而提高了杂质浓度的均匀性。此外，通过在不使用硅源气体和卤化物气体的混合气体的情况下而仅仅使用硅源气体形成外延膜，可以防止产量降低(在图25中，当形成外延膜76时，不混合卤化物气体，这可以防止产量降低)。
此外，在形成用于完全填充沟槽61的外延膜77时的生长的真空压力是在1000Pa到1×10-3Pa的范围内。因此，从防止杂质浓度变化以及避免由于减小真空压力而引起的生长速度减慢的角度来看，这是优选的。
此外，通过在包括沟槽61的底面和侧面的硅衬底60上形成外延膜76，通过形成用于完全填充沟槽61的外延膜77，然后通过进行热处理，可以使杂质浓度变得均匀。特别是，通过在相同的外延膜成形装置中按照连续方式进行在包括沟槽61的底面和侧面的硅衬底60上形成外延膜76、形成用于完全填充沟槽61的外延膜77、以及接下来的热处理这些步骤，即，通过采用连续工艺，可以降低成本。
在这一点上，在膜成形步骤和热处理步骤中，已经利用附图介绍了硅源气体、卤化物气体和掺杂剂气体的控制，但是除了这些气体之外，在减压气氛下将非氧化或非氮化气体，如氢气或稀有气体作为载体气体引入到该装置中。此外，还可以通过适当地改变载体气体的流量或者通过控制排气泵的抽气能力来实现真空压力的控制。
应该理解这种改变和修改是在由所附权利要求书限定的本发明的范围内。
Claims (39)
1、一种半导体器件的制造方法，包括以下步骤：
在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且
在包括该沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62-64、66-78)，从而将该外延膜(5、32、62-64、66-78)填充在该沟槽(4、31、61)中，其中
形成该外延膜(5、32、62-64、66-78)的步骤包括在用该外延膜(5、32、62-64、66-78)填充该沟槽(4、31、61)之前的一个最后步骤，并且
所述最后步骤具有按照如下方式的该外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在该沟槽(4、31、61)侧壁上的该外延膜(5、32、63、68、71、74、77)在该沟槽(4、31、61)开口处的生长速度小于在比该沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。
2、根据权利要求1所述的方法，其中
形成所述沟槽(4、31、61)的步骤包括以下步骤：
在所述衬底(1、30、60)上形成氧化膜(22)，作为用于形成所述沟槽(4、31、61)的掩模；并且
在形成所述沟槽(4、31、61)之后且在形成所述外延膜(5、32、62-64、66-78)的步骤之前除去该氧化膜(22)。
3、根据权利要求1或2所述的方法，其中
所述半导体衬底(1、30、60)是硅衬底(1、30、60)，
所述沟槽(4、31、61)的底部具有硅晶体的(110)-表面取向，并且
所述沟槽(4、31、61)的侧壁具有硅晶体的(111)-表面取向。
4、根据权利要求1或2所述的方法，其中
所述半导体衬底(1、30、60)是硅衬底(1、30、60)，
所述沟槽(4、31、61)的底部具有硅晶体的(100)-表面取向，并且
所述沟槽(4、31、61)的侧壁具有硅晶体的(100)-表面取向。
5、根据权利要求1或2所述的方法，其中
所述沟槽(4、31、61)具有等于或大于2的纵横比。
6、一种半导体器件的制造方法，包括以下步骤：
在半导体衬底(1、30、50、60)中形成沟槽(4、31、51、61)；并且
在包括该沟槽(4、31、51、61)的侧壁和底部的该衬底(1、30、50、60)上形成外延膜(5、32、52、53、62-64、66-78)，从而将该外延膜(5、32、52、53、62-64、66-78)填充在沟槽(4、31、51、61)中，其中
形成该外延膜(5、32、52、53、62-64、66-78)的步骤包括在用该外延膜(5、32、52、53、62-64、66-78)填充该沟槽(4、31、51、61)之前的一个最后步骤，并且
所述最后步骤具有按照如下方式的该外延膜(5、32、53、63、68、71、74、77)的成形条件：使用硅源气体和卤化物气体的混合气体用于形成外延膜(5、32、53、63、68、71、74、77)。
7、根据权利要求6所述的方法，其中
形成所述外延膜(5、32)的步骤完全是利用所述外延膜(5、32)的成形条件进行的，所述成形条件是使用硅源气体和卤化物气体的混合气体用于形成外延膜(5、32)。
8、根据权利要求6所述的方法，其中
形成外延膜(52、53)的步骤还包括第一步骤和刻蚀步骤，
所述第一步骤是在沟槽(51)的底部和侧壁上形成外延膜(52)，使其具有预定的厚度，并且
所述刻蚀步骤是通过卤化物气体刻蚀沟槽(51)的开口处的一部分外延膜(52)，从而扩大沟槽(51)的开口。
9、根据权利要求6所述的方法，其中
所述最后步骤具有按照如下方式的外延膜(5、32、53、63、68、71、74、77)的第二成形条件：在化学反应控制条件下形成外延膜(5、32、53、63、68、71、74、77)。
10、根据权利要求9所述的方法，其中
所述卤化物气体包括氯化氢气体、氯气、氟气、三氟化氯气体、氟化氢气体和溴化氢气体中的至少一种。
11、根据权利要求9所述的方法，其中
所述硅源气体包括甲硅烷气体、乙硅烷气体、二氯硅烷气体、三氯硅烷气体以及四氯化硅气体中的至少一种。
12、根据权利要求11所述的方法，其中
所述硅源气体是甲硅烷气体或乙硅烷气体，并且
外延膜(5、32、53、63、68、71、74、77)是在等于或低于950℃的温度下形成的。
13、根据权利要求11所述的方法，其中
所述硅源气体是二氯硅烷气体，并且
外延膜(5、32、53、63、68、71、74、77)是在等于或低于1100℃的温度下形成的。
14、根据权利要求11所述的方法，其中
所述硅源气体是三氯硅烷气体，并且
外延膜(5、32、53、63、68、71、74、77)是在等于或低于1150℃的温度下形成的。
15、根据权利要求11所述的方法，其中
所述硅源气体是四氯化硅气体，并且
外延膜(5、32、53、63、68、71、74、77)是在等于或低于1200℃的温度下形成的。
16、根据权利要求11所述的方法，其中
外延膜(5、32、53、63、68、71、74、77)是在等于或高于800℃的温度下、在大气压和100Pa之间的范围内的压力下形成的。
17、根据权利要求11所述的方法，其中
所述外延膜(5、32、53、63、68、71、74、77)是在等于或高于600℃的温度下、在100Pa和1×10-5Pa之间的范围内的压力下形成的。
18、根据权利要求6-17中任何一项所述的方法，其中
形成沟槽(4、31、51、61)的步骤包括以下步骤：
在衬底(1、30、50、60)上形成氧化膜(22)，作为用于形成沟槽(4、31、51、61)的掩模；并且
在形成沟槽(4、31、51、61)之后且在形成外延膜(5、32、52、53、62-64，66-78)的步骤之前除去氧化膜(22)。
19、根据权利要求6-17中任何一项所述的方法，其中
半导体衬底(1、30、50、60)是硅衬底(1、30、50、60)，
沟槽(4、31、51、61)的底部具有硅晶体的(110)-表面取向，并且
沟槽(4、31、51、61)的侧壁具有硅晶体的(111)-表面取向。
20、根据权利要求6-17中任何一项所述的方法，其中
半导体衬底(1、30、50、60)是硅衬底(1、30、50、60)，
沟槽(4、31、51、61)的底部具有硅晶体的(100)-表面取向，并且
沟槽(4、31、51、61)的侧壁具有硅晶体的(100)-表面取向。
21、根据权利要求6-17中任何一项所述的方法，其中
沟槽(4、31、51、61)具有等于或者大于2的纵横比。
22、根据权利要求6和9-17中任何一项所述的方法，其中
形成外延膜(62-64)的步骤还包括第一步骤，
所述第一步骤是在沟槽(61)的底部和侧壁上形成外延膜(62)，使其具有预定厚度，其中所述外延膜(62)具有掺杂于其中的杂质，
所述最后步骤是形成其中没有掺杂杂质或者掺杂低浓度杂质的外延膜(63)，以便填充沟槽(61)的内部，并且
所述最后步骤中的外延膜(63)的低浓度杂质具有低于第一步骤中的杂质浓度。
23、根据权利要求22所述的方法，还包括以下步骤：
在形成外延膜(62-64)的步骤之后，对衬底(60)进行退火。
24、根据权利要求23所述的方法，其中
在形成外延膜(62-64)的步骤中的第一和最后步骤以及对衬底(60)进行退火的步骤在外延膜成形装置中连续进行。
25、根据权利要求6和9-17中任何一项所述的方法，其中
形成外延膜(66-68)的步骤还包括第一步骤和汽相扩散步骤，
所述第一步骤是在沟槽(61)的底部和侧壁上形成具有掺杂于其中的杂质的外延膜(66)，使其具有预定的厚度，
所述汽相扩散步骤是通过汽相扩散法从外延膜(66)的表面掺杂杂质，从而在外延膜(66)中形成杂质掺杂区，
所述最后步骤是形成其中没有掺杂杂质或掺杂低浓度杂质的外延膜(68)，以填充沟槽(61)的内部，并且
所述最后步骤中的外延膜(68)的低浓度杂质具有低于第一步骤中的杂质浓度。
26、根据权利要求25所述的方法，其中
以这种方式方式进行所述汽相扩散法：向加热到预定温度的衬底(60)输送掺杂剂气体。
27、根据权利要求25所述的方法，还包括以下步骤：
在形成外延膜(66-68)的步骤之后，对衬底(60)进行退火。
28、根据权利要求27的方法，其中
在形成外延膜(66-68)的步骤中的所述第一步骤、所述汽相扩散步骤和所述最后步骤以及对衬底(60)进行退火的步骤是在外延膜成形装置中连续进行。
29、根据权利要求6和9-17中任何一项所述的方法，其中
形成外延膜(70-72)的步骤还包括汽相扩散步骤，
所述汽相扩散步骤是通过汽相扩散法从沟槽(61)的底部和侧壁掺杂杂质，从而在沟槽(61)的底部和侧壁中形成一个杂质掺杂区，
所述最后步骤是形成其中没有掺杂杂质或掺杂低浓度杂质的外延膜(71)，以填充沟槽(61)的内部，并且
所述最后步骤中的外延膜(71)的低浓度杂质具有比沟槽(61)的底部和侧壁的杂质掺杂区中的杂质浓度低的杂质浓度。
30、根据权利要求29所述的方法，其中
以这种方式方式进行所述汽相扩散法：向加热到预定温度的衬底(60)输送掺杂剂气体。
31、根据权利要求30所述的方法，还包括以下步骤：
在形成外延膜(70-72)的步骤之后，对衬底(60)进行退火。
32、根据权利要求31所述的方法，其中
在形成外延膜(70-72)的步骤中的所述汽相扩散和所述最后步骤，以及对衬底(60)进行退火的步骤是在外延膜成形装置中连续进行。
33、根据权利要求22所述的方法，其中
所述第一步骤是在低于最后步骤的真空压力的预定真空压力下进行的。
34、根据权利要求33所述的方法，其中
所述第一步骤的预定真空压力在1000Pa和1×10-3Pa之间的范围内。
35、根据权利要求6和9-17中任何一项所述的方法，其中
形成外延膜(76-78)的步骤还包括第一步骤，
所述第一步骤是在沟槽(61)的底部和侧壁上形成其中没有掺杂杂质或掺杂杂质的外延膜(76)，使其具有预定的厚度，
所述最后步骤是形成其中具有掺杂的高浓度杂质的外延膜(77)，以填充沟槽(61)的内部，
所述最后步骤中的外延膜(77)的高浓度杂质具有比第一步骤中的杂质浓度高的杂质浓度，并且
所述最后步骤是在低于第一步骤的预定真空压力下进行的。
36、根据权利要求35所述的方法，其中
在第一步骤中形成的外延膜(76)是非掺杂外延膜(76)。
37、根据权利要求35所述的方法，其中
所述最后步骤的预定真空压力在1000Pa和1×10-3Pa之间的范围内。
38、根据权利要求35所述的方法，还包括以下步骤：
在形成外延膜(76-78)之后，对衬底(60)进行退火。
39、根据权利要求38所述的方法，其中
在形成外延膜(76-78)的步骤中的所述第一和所述最后步骤，以及对衬底(60)进行退火的步骤是在外延膜成形装置中连续进行的。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP107859/2004 | 2004-03-31 | ||
| JP2004107859 | 2004-03-31 | ||
| JP352010/2004 | 2004-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1691284A true CN1691284A (zh) | 2005-11-02 |
| CN100565801C CN100565801C (zh) | 2009-12-02 |
Family
ID=35346596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100600745A Active CN100565801C (zh) | 2004-03-31 | 2005-03-31 | 半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100565801C (zh) |
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-
2005
- 2005-03-31 CN CNB2005100600745A patent/CN100565801C/zh active Active
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| CN100565801C (zh) | 2009-12-02 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee | ||
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