CN102856183B - 硅膜的形成方法及其形成装置 - Google Patents

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Abstract

本发明涉及硅膜的形成方法及其形成装置。硅膜的形成方法具备第1成膜工序、蚀刻工序、掺杂工序以及第2成膜工序。第1成膜工序中，以填埋被处理体的槽的方式形成不掺杂杂质的非掺杂硅膜。蚀刻工序中，对在第1成膜工序中被形成的非掺杂硅膜进行蚀刻。掺杂工序中，对在蚀刻工序中被蚀刻的非掺杂硅膜掺杂杂质。第2成膜工序中，以填埋在掺杂工序中被掺杂的硅膜的方式形成掺杂有杂质的硅膜。

Description

硅膜的形成方法及其形成装置
本申请以2011年6月30日向日本特许厅提出的日本专利申请第2011-145680号和2012年5月21日向日本特许厅提出的日本专利申请第2012-116061号为基础主张优先权，将其全部公开内容作为参照包含于本说明书中。
技术领域
本发明涉及硅膜的形成方法及其形成装置。
背景技术
半导体装置等的制造工艺中存在如下工序：在硅基板上的层间绝缘膜上形成凹槽、孔形状的槽(接触孔)，填埋例如掺杂杂质的多晶硅膜和非晶硅膜等硅膜(Si膜)形成电极的工序。
作为这样的工序，例如，在专利文献1中公开了在硅基板上的层间绝缘膜形成接触孔，用CVD(Chemical Vapor Deposition)法形成多晶硅膜，在对该多晶硅膜稍微进行蚀刻后，再次形成多晶硅的方法。
专利文献1：日本特开平10-321556号公报
发明内容
然而，在这样的Si膜的形成方法中，如果使用掺杂杂质的多晶硅膜，例如掺杂P的Si膜作为Si膜，则通过蚀刻，其表面粗糙度容易变差。考虑这是因从掺杂P的Si膜中的P位进行蚀刻所导致的。这样，如果在表面粗糙度变差的掺杂P的Si膜上进一步形成掺杂P的Si膜，则容易产生空洞、空隙。
本发明鉴于上述问题而完成，其目的在于提供一种能够抑制空洞、空隙的产生的硅膜的形成方法及其形成装置。
为了达成上述目的，本发明的第1观点的硅膜的形成方法，其特征在于，在表面形成有槽的被处理体的槽中形成硅膜，具备：
第1成膜工序，以填埋上述被处理体的槽的方式形成不掺杂杂质的非掺杂硅膜，
蚀刻工序，对在上述第1成膜工序中被形成的非掺杂硅膜进行蚀刻，
掺杂工序，对在上述蚀刻工序中被蚀刻的非掺杂硅膜掺杂杂质，
第2成膜工序，以填埋在上述掺杂工序中被掺杂的硅膜的方式形成掺杂有杂质的硅膜。
本发明的第2观点的硅膜的形成装置，其特征在于，在表面形成有槽的被处理体的槽中形成硅膜，具备：
第1成膜单元，以填埋上述被处理体的槽的方式形成不掺杂杂质的非掺杂硅膜，
蚀刻单元，对在上述第1成膜单元中被形成的非掺杂硅膜进行蚀刻，
掺杂单元，对在上述蚀刻单元中被蚀刻的非掺杂硅膜掺杂杂质，
第2成膜单元，以填埋在上述掺杂单元中被掺杂的硅膜的方式形成掺杂有杂质的硅膜。
本发明另外的特征和优点将在以下说明中阐述，在一定程度上从该描述可显而易见、或者可以通过实施本发明而认识到。
本发明的特征和优点可以通过以下实施方式和组合得以了解和获得。
以下附图是本发明的说明书、实施例的组成部分，与以上一般描述和以下实施例的详细描述一起用于解释本发明的原则。
附图说明
图1是表示本发明的实施方式的热处理装置的图。
图2是表示图1的控制部的结构的图。
图3是表示说明本实施方式的硅膜的形成方法的配方的图。
图4A-图4C是用于说明本实施方式的硅膜的形成方法的图。
图5A-图5B是用于说明本实施方式的硅膜的形成方法的图。
图6是表示说明其他实施方式的硅膜的形成方法的配方的图。
图7A-图7C是用于说明其他实施方式的硅膜的形成方法的图。
图8是表示说明其他实施方式的硅膜的形成方法的图。
具体实施方式
本发明的实施例以上述发现为基础而完成，参考附图进行描述，在以下的描述中具有相同作用的组成元素被附以相同的数字，只在必要时进行重复描述。
以下，对本发明的硅膜的形成方法及其形成装置进行说明。在本实施方式中，以使用图1所示的批量式的立式热处理装置作为硅膜的形成装置的情况为例进行说明。
如图1所示，热处理装置1具备长度方向朝向垂直方向的大致圆筒状的反应管2。反应管2具有由内管3和有顶部的外管4构成的双重管结构，该外管4覆盖内管3、并且与内管3具有一定的间隔。内管3和外管4由耐热和耐腐蚀性优异的材料，例如石英所形成。
在外管4的下方配置有形成为筒状的由不锈钢(SUS)构成的歧管5。歧管5与外管4的下端气密地连接。另外，内管3被支撑在支撑环6上，该支撑环6从歧管5的内壁突出并与歧管5形成为一体。
在歧管5的下方配置有盖体7，盖体7利用舟式升降机8可上下移动地构成。而且，当盖体7利用舟式升降机8上升时，歧管5的下方侧(炉口部分)被关闭，当盖体7利用舟式升降机8下降时，歧管5的下方侧(炉口部分)被打开。
盖体7载置有例如由石英构成的晶圆舟9。晶圆舟9构成为能够在垂直方向上具有规定的间隔地收容多枚被处理体，例如半导体晶圆10。
在反应管2的周围以包围反应管2的方式设置有隔热体11。在隔热体11的内壁面，设置有例如由电阻发热体构成的升温用加热器12。利用该升温用加热器12将反应管2的内部加热至规定的温度，其结果，半导体晶圆10被加热到规定的温度。
在歧管5的侧面插通(连接)有多个处理气体导入管13。应予说明，图1中仅示出了一个处理气体导入管13。处理气体导入管13以面对内管3内的方式被配设。例如，如图1所示，处理气体导入管13插通到歧管5的支撑环6的下方(内管3的下方)的侧面。
处理气体导入管13介由未图示的质量流量控制器等，连接到未图示的处理气体供给源。因此，从处理气体供给源经由处理气体导入管13向反应管2内供给所需量的处理气体。作为从处理气体导入管13供给的处理气体，有形成多晶硅膜、非晶硅膜、掺杂杂质的多晶硅膜和非晶硅膜等的硅膜(Si膜)的成膜用气体。作为成膜用气体，在形成不掺杂杂质的非掺杂Si膜的情况下，例如，可使用SiH4等。另外，在形成掺杂杂质的Si膜的情况下，例如，可以用包含P(PH3)、B(BCl3、B2H6)、C(C2H4)、O(N2O)、N(N2O)等杂质的气体和SiH4等。应予说明，在对不掺杂杂质的非掺杂Si膜掺杂杂质时，可使用上述PH3、BCl3等。
另外，本发明的硅膜的形成方法中，如后所述，在第1成膜工序中向形成于半导体晶圆10的表面的槽中填埋Si膜后，在蚀刻工序中扩大被填埋的槽的开口部，在第2成膜工序中向开口部被扩大的槽填埋Si膜。因此，作为从处理气体导入管13供给的处理气体，有蚀刻气体。作为蚀刻气体，例如可使用Cl2、F2、ClF3等卤素气体。
另外，本发明的硅膜的形成方法中，如后所述，在第1成膜工序前在槽中形成晶种层时，从处理气体导入管13向反应管2内供给晶种层形成用气体，例如包含氨基的硅烷、Si2H6、Si4H10等高阶硅烷。作为包含氨基的硅烷，例如有双叔丁基氨基硅烷(BTBAS)、三二甲基氨基硅烷(3DMAS)、四二甲基氨基硅烷(4DMAS)、二异丙基氨基硅烷(DIPAS)、双二乙基氨基硅烷(BDEAS)、双二甲基氨基硅烷(BDMAS)等。此外，在硅膜的形成方法中，如后所述，在第1成膜工序前除去槽的自然氧化膜时，从处理气体导入管13向反应管2内同时供给自然氧化膜除去用气体，例如氨气和HF或氨气和NF3。
在歧管5的侧面设置有用于排出反应管2内的气体的排气口14。排气口14被设置于比支撑环6靠上方的位置，与反应管2内的形成在内管3和外管4之间的空间连通。而且，内管3中产生的废气等通过内管3与外管4之间的空间从排气口14排出。
在歧管5的侧面的排气口14的下方插通有吹扫气体供给管15。在吹扫气体供给管15上连接有未图示的吹扫气体供给源，从吹扫气体供给源经由吹扫气体供给管15向反应管2内供给所需量的吹扫气体，例如，氮气。
在排气口14上气密地连接有排气管16。在排气管16上，从其上游侧夹设有阀门17、真空泵18。阀门17调整排气管16的打开度，从而将反应管2内的压力控制为规定的压力。真空泵18经由排气管16排出反应管2内的气体并调整反应管2内的压力。
应予说明，在排气管16上夹设有未图示的收集器、洗涤器等，对从反应管2排出的废气进行无害化后，排放到热处理装置1外。
另外，热处理装置1具备控制装置各部的控制部100。图2中示出了控制部100的构成。如图2所示，在控制部100上连接有操作面板121、温度传感器(组)122、压力计(组)123、加热器控制器124、MFC控制部125、阀门控制部126等。
操作面板121具备显示画面和操作按钮，将操作人员的操作指示传递到控制部100，并且将来自控制部100的各种信息显示到显示画面。
温度传感器(组)122测定反应管2内、处理气体导入管13内、排气管16内等各部的温度，并向控制部100通知其测定值。
压力计(组)123测定反应管2内、处理气体导入管13内、排气管16内等各部的压力，并向控制部100通知其测定值。
加热器控制器124用于分别独立地控制升温用加热器12，响应来自控制部100的指示，对他们通电并加热，并且分别独立地测定其功耗，向控制部100通知。
MFC控制部125控制设置于处理气体导入管13和吹扫气体供给管15的未图示的质量流量控制器(MFC)，将流于它们的气体的流量设为从控制部100指示的量，并且测定实际流动的气体的流量，向控制部100通知。
阀门控制部126将配置于各管的阀门的开度控制为从控制部100指示的值。
控制部100由配方存储部111、ROM112、RAM113、I/O接口114、CPU115、以及将它们相互连接的总线116所构成。
配方存储部111储存有安装用配方和多个工艺用配方。热处理装置1的制造最初只储存安装用配方。安装用配方是在生成与各热处理装置对应的热模型等时执行。工艺用配方是用户实际进行的每个热处理(工艺)中所准备的配方，例如，规定从半导体晶圆10向反应管2的装载到卸载处理完毕的半导体晶圆10为止的、各部的温度变化、反应管2内的压力变化、处理气体的供给开始及停止的时机和供给量等。
ROM112由EEPROM、闪存、硬盘等构成，是存储CPU115的工作程序等的记录介质。
RAM113作为CPU115的工作区域等发挥作用。
I/O接口114与操作面板121、温度传感器(组)122、压力计(组)123、加热器控制器124、MFC控制部125、阀门控制部126等连接，控制数据或信号的输入输出。
CPU(Central Processing Unit)115构成控制部100的中枢，执行存储于ROM112的控制程序，根据来自操作面板121的指示，按照存储于配方存储部111的配方(工艺用配方)，控制热处理装置1的动作。即，CPU115使温度传感器(组)122、压力计(组)123、MFC控制部125等测定反应管2内、处理气体导入管13内、及排气管16内的各部的温度、压力、流量等，根据该测定数据，向加热器控制器124、MFC控制部125、阀门控制部126等输出控制信号等，按照工艺用配方控制上述各部。
总线116在各部分之间传递信息。
接着，对使用如上构成的热处理装置1的硅膜的形成方法进行说明。应予说明，在以下说明中，构成热处理装置1的各部分的动作被控制部100(CPU115)控制。另外，各处理中的反应管2内的温度、压力、气体的流量等，如上所述，通过控制部100(CPU115)控制加热器控制器124(升温用加热器12)、MFC控制部125、阀门控制部126等，设定为例如遵循图3所示的配方的条件。
另外，在本实施方式中，如图4A所示，在作为被处理体的半导体晶圆10上，在基板51上形成有绝缘膜52，在被处理体10的表面形成有用于形成接触孔的槽53。
本实施方式的硅膜的形成方法中，具备以下工序：第1成膜工序，以填埋槽53的方式形成具有开口部54的、多晶硅膜、非晶硅膜等的不掺杂杂质的非掺杂硅膜(Si膜)55；蚀刻工序，蚀刻所形成的非掺杂Si膜55而扩大开口部54；掺杂工序，对开口部54被扩大的非掺杂Si膜55掺杂杂质(形成具有杂质的Si膜56)；第2成膜工序，以填埋掺杂有杂质的Si膜56的开口部54的方式形成掺杂杂质的Si膜57。以下，对包含这些工序的硅膜的形成方法进行说明。
首先，将反应管2(内管3)内设定为规定的温度，例如，图3(a)所示，设定为400℃。另外，如图3(c)所示，从吹扫气体供给管15向内管3(反应管2)内供给规定量的氮气。接着，将图4A所示的收容有半导体晶圆10的晶圆舟9载置在盖体7上。然后，利用舟式升降机8使盖体7上升，将半导体晶圆10(晶圆舟9)装载到反应管2内(装载工序)。
接着，如图3(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且将反应管2内设定为规定的温度，例如，图3(a)所示，设定为525℃。另外，排出反应管2内的气体，将反应管2减压至规定的压力，例如，图3(b)所示，减压至74.5Pa(0.56Torr)。然后，在该温度和压力下对反应管2内进行稳定(稳定化工序)。
这里，反应管2内的温度优选为450℃～700℃，进一步优选为490℃～650℃。另外，反应管2内的压力优选为1.33Pa～133Pa(0.01Torr～1Torr)。通过使反应管2内的温度和压力在上述范围，能够更均匀地形成Si膜。
当反应管2内在规定的压力和温度下稳定时，停止来自吹扫气体供给管15的氮气的供给。然后，如图3(d)所示，从处理气体导入管13向反应管2内供给规定量的成膜用气体，例如，SiH4(第1成膜工序)。通过该第1成膜工序，如图4B所示，在半导体晶圆10的绝缘膜52上及槽53内形成具有开口部54的不掺杂杂质的非掺杂Si膜55。
这里，第1成膜工序中，优选以具有开口部54的方式在半导体晶圆10的绝缘膜52上及槽53内形成非掺杂Si膜55。即，第1成膜工序中，并不是以完全填埋槽53的方式形成非掺杂Si膜55，而优选以在槽53内具有开口部54的方式形成非掺杂Si膜55。由此，能够可靠地防止第1成膜工序中在槽53内产生空洞。
当在半导体晶圆10上形成规定量的非掺杂Si膜55时，停止来自处理气体导入管13的成膜用气体的供给。接着，如图3(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且将反应管2内设定为规定的温度，例如，图3(a)所示，设定为300℃。另外，排出反应管2内的气体，将反应管2减压至规定的压力，例如，图3(b)所示，减压至40Pa(0.3Torr)。然后，在该温度和压力下对反应管2内进行稳定(吹扫·稳定化工序)。应予说明，为了可靠地排出反应管2内的气体，优选多次重复反应管2内的气体的排出以及氮气的供给。
这里，反应管2内的温度优选为100℃～550℃。如果低于100℃，则在后述蚀刻工序中有可能无法对非掺杂Si膜55进行蚀刻，如果高于550℃，则非掺杂Si膜55的蚀刻有可能变得不易控制。反应管2内的压力优选为1.33Pa～133Pa(0.01Torr～1Torr)。
当反应管2内在规定的压力和温度下稳定时，如图3(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且，如图3(e)所示，从处理气体导入管13向反应管2内供给规定量的蚀刻用气体，例如，Cl2(蚀刻工序)。通过该蚀刻工序，如图4C所示，能够对形成于半导体晶圆10的槽53中的具有开口部54的非掺杂Si膜55进行蚀刻。
这里，作为被蚀刻的Si膜，使用不掺杂杂质的非掺杂Si膜55，所以其表面粗糙度不易变差。这是由于作为被蚀刻的Si膜，如果使用掺杂杂质的Si膜，例如，掺杂P的Si膜，则从掺杂P的Si膜中的P位进行蚀刻。这样，非掺杂Si膜55的表面粗糙度不易变差，所以在后述第2成膜工序中，即使形成Si膜，也能够抑制空洞、空隙的产生。
另外，该蚀刻工序中，以扩大第1成膜工序中形成的非掺杂Si膜55的开口部54的方式进行蚀刻。即，如图4C所示，增加形成于开口部54的非掺杂Si膜55的蚀刻量，并且减少形成于槽53的底部附近的非掺杂Si膜55的蚀刻量。由此，在后述第2成膜工序中，在槽53的底部附近易于形成Si膜。另外，后述掺杂工序中，容易对槽53的底部附近的非掺杂Si膜55掺杂杂质。
另外，蚀刻用气体优选使用容易控制非掺杂Si膜55的蚀刻的Cl2。蚀刻用气体使用Cl2时，优选使反应管2内的温度为250℃～300℃。另外，优选使反应管2内的压力为1.33Pa～40Pa(0.01Torr～0.3Torr)。通过使反应管2内的温度和压力在上述范围，能够使蚀刻均匀性良好。
当非掺杂Si膜55的所需的蚀刻结束时，停止来自处理气体导入管13的蚀刻用气体的供给。接着，将反应管2内加热至规定的温度，例如，图3(a)所示，加热至525℃，并且排出反应管2内的气体，将反应管2减压至规定的压力，例如，图3(b)所示，减压至74.5Pa(0.56Torr)。然后，如图3(f)所示，从处理气体导入管13向反应管2内供给规定量的杂质，例如，P(PH3)(掺杂工序)。通过该掺杂工序，向非掺杂Si膜55掺杂杂质(P)，如图5A所示，形成掺杂有P的Si膜56。
这里，通过蚀刻工序，以扩大第1成膜工序中形成的非掺杂Si膜55的开口部54的方式进行蚀刻，所以容易向槽53的底部附近的非掺杂Si膜55掺杂杂质。
接着，如图3(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且，对反应管2内在525℃、74.5Pa(0.56Torr)下进行稳定(吹扫·稳定化工序)。应予说明，为了可靠地排出反应管2内的气体，优选多次反复反应管2内的气体的排出以及氮气的供给。
当反应管2内在规定的压力和温度下稳定时，停止来自吹扫气体供给管15的氮气的供给。然后，如图3(d)所示，从处理气体导入管13向反应管2内供给规定量的成膜用气体，例如，SiH4和PH3(第2成膜工序)。通过该第2成膜工序，如图5B所示，在掺杂有P的Si膜56上形成掺杂有P的Si膜57。
这里，通过蚀刻工序，以扩大在第1成膜工序形成的非掺杂Si膜55的开口部54的方式进行蚀刻，所以在槽53的底部附近容易形成Si膜57。因此，向槽53填埋Si膜57时，能够抑制在槽53内产生空洞、空隙。
当形成所需的Si膜57时，停止来自处理气体导入管13的成膜用气体的供给。接着，如图3(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且将反应管2内设定成规定的温度，例如，图3(a)所示，设定为400℃。另外，排出反应管2内的气体，使反应管2返回到常压(吹扫工序)。应予说明，为了可靠地排出反应管2内的气体，优选多次重复反应管2内的气体的排出及氮气的供给。然后，利用舟式升降机8使盖体7下降，从而从反应管2内卸载半导体晶圆10(晶圆舟9)(卸载工序)。由此，Si膜的形成结束。
接着，为了确认本发明的硅形成方法的效果，按照图3所示的配方，在图4A所示的半导体晶圆10上，如图5B所示形成Si膜。SEM观察所形成的Si膜，其结果确认到了没有生成空洞、空隙。
如以上说明，根据本实施方式，在形成具有开口部54的非掺杂Si膜55的第1成膜工序后，实施对非掺杂Si膜进行蚀刻来扩大开口部54的蚀刻工序、对开口部54被扩大的非掺杂Si膜55掺杂杂质的掺杂工序、以及形成掺杂有杂质的Si膜57的第2成膜工序，所以能够抑制形成的Si膜中产生空洞、空隙。
应予说明，本发明不限于上述实施方式，可进行各种变形、应用。以下，对能够适用于本发明的其他实施方式进行说明。
上述实施方式中，以实施第1成膜工序、蚀刻工序、掺杂工序以及第2成膜工序的情况为例说明了本发明，但例如也可以在第1成膜工序前实施在绝缘膜52和槽53上形成晶种(seed)层的晶种层形成工序。图6中示出了实施晶种层形成工序的配方。
首先，将反应管2(内管3)内设定为规定的温度，例如，图6(a)所示，设定为400℃。另外，如图6(c)所示，从吹扫气体供给管15向内管3(反应管2)内供给规定量的氮气。接着，将图7A所示的收容有半导体晶圆10的晶圆舟9载置在盖体7上。然后，利用舟式升降机8使盖体7上升，将半导体晶圆10(晶圆舟9)装载于反应管2内(装载工序)。
接着，如图6(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且将反应管2内设定为规定的温度，例如，图6(a)所示，设定为400℃。另外，排出反应管2内的气体，将反应管2减压至规定的压力，例如，图6(b)所示，减压至133Pa(1Torr)。然后，使反应管2内在该温度和压力下进行稳定(稳定化工序)。
反应管2内的温度进一步优选为350℃～500℃。应予说明，在晶种层形成用气体使用包含氨基的硅烷的情况下，更优选使反应管2内的温度为350℃～450℃。另外，反应管2内的压力优选为1.33Pa～133Pa(0.01Torr～1Torr)。这是由于通过使反应管2内的温度和压力在该范围，能够更均匀地形成晶种层。
当反应管2内在规定的压力和温度下稳定时，停止来自吹扫气体供给管15的氮气的供给。然后，如图6(g)所示，从处理气体导入管13向反应管2内供给规定量的晶种层形成用气体，例如，Si2H6(晶种层形成工序)。通过该晶种层形成工序，如图7B所示，在半导体晶圆10的绝缘膜52和槽53上形成晶种层58。本例中，使用Si2H6这种高阶硅烷作为晶种层形成用气体，所以优选晶种层58的厚度形成为1nm～2nm左右。这是由于通过以1nm～2nm左右形成，能够降低形成在晶种层58上的非掺杂Si膜55的表面粗糙度。另外，在使用包含氨基的硅烷作为晶种层形成用气体的情况下，优选在不引起成膜工序中的成膜用气体(源气体)的热分解的条件下形成晶种层58。
当在半导体晶圆10上形成所需厚度的晶种层58时，停止来自处理气体导入管13的晶种层形成用气体的供给。接着，如图6(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且将反应管2内设定为规定的温度，例如，图6(a)所示，设定为525℃。另外，排出反应管2内的气体，将反应管2减压至规定的压力，例如，图6(b)所示，减压至74.5Pa(0.56Torr)。然后，使反应管2内在该温度和压力下进行稳定(吹扫·稳定化工序)。
当反应管2内在规定的压力和温度下稳定时，停止来自吹扫气体供给管15的氮气的供给。然后，如图6(d)所示，从处理气体导入管13向反应管2内供给规定量的成膜用气体，例如，SiH4(第1成膜工序)。通过该第1成膜工序，如图7C所示，在半导体晶圆10的晶种层58上形成非掺杂Si膜55。
这里，非掺杂Si膜55形成在晶种层58上。因此，与上述实施方式那样形成在基板51与绝缘膜52这两种材料上的情况相比，能够降低非掺杂Si膜55的表面粗糙度。其结果，能够进一步抑制空洞、空隙的产生。
然后，与上述实施方式同样地，实施吹扫·稳定化工序、蚀刻工序、掺杂工序、吹扫·稳定化工序、第2成膜工序、吹扫工序以及卸载工序，结束硅膜的形成。
这样，通过在第1成膜工序前实施形成晶种层的晶种层形成工序，能够降低所形成的非掺杂Si膜55的表面粗糙度，能够进一步抑制空洞、空隙的产生。
另外，上述实施方式中，以实施了第1成膜工序、蚀刻工序、掺杂工序以及第2成膜工序的情况为例说明了本发明，但例如也可以在第1成膜工序前实施除去形成于槽53的底部的自然氧化膜的自然氧化膜除去工序。图8中示出了实施自然氧化膜除去工序的配方。应予说明，本例中，以使用氨气(NH3)和HF作为自然氧化膜除去用气体的情况为例进行说明。
首先，将反应管2(内管3)内设定为规定的温度，例如，图8(a)所示，设定为150℃。另外，如图8(c)所示，从吹扫气体供给管15向内管3(反应管2)内供给规定量的氮气。接着，将收容有半导体晶圆10的晶圆舟9载置在盖体7上。然后，利用舟式升降机8使盖体7上升，将半导体晶圆10(晶圆舟9)装载于反应管2内(装载工序)。
接着，如图8(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且，将反应管2内设定为规定的温度，例如，图8(a)所示，设定为150℃。另外，排出反应管2内的气体，将反应管2减压至规定的压力，例如，图8(b)所示，减压至4Pa(0.03Torr)。然后，使反应管2内在该温度和压力下进行稳定(稳定化工序)。
反应管2内的温度进一步优选为25℃～200℃。另外，反应管2内的压力优选为0.133Pa～133Pa(0.001Torr～1Torr)。这是由于通过使反应管2内的温度和压力在该范围，能够容易地进行自然氧化膜的除去。应予说明，使用氨气和NF3作为自然氧化膜除去用气体的情况下，优选使半导体晶圆10的温度成为超过600℃的温度。
当反应管2内在规定的压力和温度下稳定时，停止来自吹扫气体供给管15的氮气的供给。然后，如图8(g)所示，从处理气体导入管13向反应管2内供给规定量的氨气和HF(自然氧化膜除去工序)。通过该自然氧化膜除去工序，能够除去形成于半导体晶圆10的槽53的底部的自然氧化膜。
当除去半导体晶圆10的槽53的底部的自然氧化膜时，停止来自处理气体导入管13的自然氧化膜除去用气体的供给。接着，如图8(c)所示，从吹扫气体供给管15向内管3内供给规定量的氮气，并且将反应管2内设定为规定的温度，例如，图8(a)所示，设定为525℃。另外，排出反应管2内的气体，将反应管2减压至规定的压力，例如，图8(b)所示，减压至74.5Pa(0.56Torr)。然后，使反应管2内在该温度和压力下进行稳定(吹扫·稳定化工序)。应予说明，利用氨气与HF对自然氧化膜进行除去处理的情况下，有时在基板51上残留氟硅酸铵，但由于第1成膜工序中的反应管2内的温度为535℃，所以氟硅酸铵将会升华。
当反应管2内在规定的压力和温度下稳定时，停止来自吹扫气体供给管15的氮气的供给。然后，如图8(d)所示，从处理气体导入管13向反应管2内供给规定量的成膜用气体，例如，SiH4(第1成膜工序)。通过该第1成膜工序，在半导体晶圆10的绝缘膜52上以及槽53内形成非掺杂Si膜55。
然后，与上述实施方式同样地，实施吹扫·稳定化工序、蚀刻工序、掺杂工序、吹扫·稳定化工序、第2成膜工序、吹扫工序以及卸载工序，结束硅膜的形成。
这样，在第1成膜工序前，实施除去形成于槽53的底部的自然氧化膜的自然氧化膜除去工序，所以能够抑制所形成的Si膜的作为电极的特性变差。
另外，上述实施方式中，以实施第1成膜工序、蚀刻工序、掺杂工序以及第2成膜工序的情况为例说明了本发明，但例如也可以在多次反复进行第1成膜工序、蚀刻工序以及掺杂工序后，实施第2成膜工序。另外，在第1成膜工序前实施晶种层形成工序、自然氧化膜除去工序的情况下，也可以在多次反复实施第1成膜工序、蚀刻工序以及掺杂工序后，实施第2成膜工序。此时，能够进一步抑制空洞、空隙的产生。
另外，可以在实施自然氧化膜除去工序后实施晶种层形成工序，其后，实施第1成膜工序、蚀刻工序、掺杂工序以及第2成膜工序。此时，还能够进一步抑制空洞、空隙的产生。
上述实施方式中，在第1成膜工序中以具有开口部54的方式在半导体晶圆10的绝缘膜52上以及槽53内形成非掺杂Si膜55的情况为例说明了本发明，但也可以在第1成膜工序中以不具有开口部54的方式形成非掺杂Si膜55。此时，在蚀刻工序中蚀刻非掺杂Si膜55，掺杂杂质后，以填埋掺杂的硅膜的方式形成掺杂有杂质的硅膜，由此能够得到与上述实施方式同样的效果。
上述实施方式中，以使用SiH4作为成膜用气体的情况为例说明了本发明，但只要是能够形成Si膜，即，多晶硅膜、非晶硅膜的气体，也可以使用其他气体。
上述实施方式中，以使用P(PH3)作为掺杂源(杂质)的情况为例说明了本发明，但掺杂源并不限于此，例如也可以是B、As、C、O、N。另外，杂质并不限于1种，也可以是多种。在使用多种杂质的情况下，优选具有包含产生电荷载流子的P、B或者As的杂质和选自改变结晶的性质的C、O、N中的一个以上的杂质。通过具有选自C、O、N的一个以上的杂质，例如，能够抑制晶粒的生长。
上述实施方式中，虽然以使用Cl2作为蚀刻气体的情况为例说明了本发明，但只要是能够对第1成膜工序中形成的非掺杂Si膜进行蚀刻的气体即可，可以使用F2、ClF3等其他卤素气体。
上述实施方式中，以使用Si2H6作为晶种层形成用气体的情况为例说明了本发明，但例如也可以使用包含氨基的硅烷、Si4H10等高阶硅烷。例如，使用包含氨基的硅烷时，能够减少Si膜的生长的培育时间，从而改善表面粗糙度。另外，上述实施方式中，以使用氨气和HF作为自然氧化膜除去用气体的情况为例说明了本发明，但只要能够除去槽53底部的自然氧化膜，例如可以使用氨气和NF3等各种气体。
上述实施方式中，以使用双重管结构的批量式立式热处理装置作为热处理装置的情况为例说明了本发明，但例如还可将本发明用于单管结构的批量式热处理装置。
本发明的实施方式涉及的该控制部100不限于专用的系统，也能够使用通常的计算机系统实现。例如，通过从储存有用于执行上述处理的程序的记录介质(软盘、CD-ROM等)向通用计算机上安装该程序，从而能够构成执行上述处理的控制部100。
而且，用于供给这些程序的方法是任意的。除了如上所述介由规定的记录介质进行供给之外，例如，也可以介由通信线路、通信网络、通信系统等进行供给。此时，例如，可以在通信网络的电子布告栏系统(BBS)记录该程序，将其介由网络与输送波重叠来提供。然后，起动这样提供的程序，在OS的控制下，通过与其他应用程序同样地执行，从而能够执行上述处理。
根据本发明，能够抑制空洞、空隙的产生。
工业上的可利用性
本发明对硅膜的形成方法及其形成装置有用。

Claims (10)

1.一种硅膜的形成方法，其特征在于，在表面形成有槽的被处理体的槽中形成硅膜，具备：
第1成膜工序，以填埋所述被处理体的槽的方式形成不掺杂杂质的非掺杂硅膜，
蚀刻工序，对在所述第1成膜工序中被形成的非掺杂硅膜进行蚀刻，
掺杂工序，对在所述蚀刻工序中被蚀刻的非掺杂硅膜掺杂杂质，
第2成膜工序，以填埋在所述掺杂工序中被掺杂的硅膜的方式形成掺杂有杂质的硅膜；
所述形成方法还具备在所述被处理体的表面形成晶种层的晶种层形成工序，
所述第1成膜工序中，在所述晶种层上形成非掺杂硅膜。
2.根据权利要求1所述的硅膜的形成方法，其特征在于，
所述第1成膜工序中，以具有开口部的方式形成非掺杂硅膜，
所述蚀刻工序中，以扩大所述非掺杂硅膜的开口部的方式对该非掺杂硅膜进行蚀刻，
所述掺杂工序中，对开口部被扩大的非掺杂硅膜掺杂杂质，
所述第2成膜工序中，以填埋被掺杂的硅膜的开口部的方式形成掺杂有杂质的硅膜。
3.根据权利要求1所述的硅膜的形成方法，其特征在于，还具备除去形成于所述被处理体的槽的底部的自然氧化膜的自然氧化膜除去工序。
4.根据权利要求1所述的硅膜的形成方法，其特征在于，所述掺杂工序中进行掺杂的杂质和掺杂于所述第2成膜工序中形成的硅膜的杂质具有包含P或B的杂质和选自C、O、N中的一个以上的杂质。
5.根据权利要求1所述的硅膜的形成方法，其特征在于，将所述第1成膜工序、所述蚀刻工序以及掺杂工序多次重复后，执行所述第2成膜工序。
6.根据权利要求1所述的硅膜的形成方法，其特征在于，在反应室内收容有所述被处理体的状态下，连续进行所述第1成膜工序、所述蚀刻工序、掺杂工序以及所述第2成膜工序。
7.一种硅膜的形成装置，其特征在于，在表面形成有槽的被处理体的槽中形成硅膜，具备：
第1成膜单元，以填埋所述被处理体的槽的方式形成不掺杂杂质的非掺杂硅膜，
蚀刻单元，对在所述第1成膜单元中形成的非掺杂硅膜进行蚀刻，
掺杂单元，对在所述蚀刻单元中被蚀刻的非掺杂硅膜掺杂杂质，
第2成膜单元，以填埋在所述掺杂单元中被掺杂的硅膜的方式形成掺杂有杂质的硅膜；
所述形成装置还具备在所述被处理体的表面形成晶种层的晶种层形成单元，
所述第1成膜单元在所述晶种层上形成非掺杂硅膜。
8.根据权利要求7所述的硅膜的形成装置，其特征在于，
所述第1成膜单元以具有开口部的方式形成非掺杂硅膜，
所述蚀刻单元以扩大所述非掺杂硅膜的开口部的方式对该非掺杂硅膜进行蚀刻，
所述掺杂单元对开口部被扩大的非掺杂硅膜掺杂杂质，
所述第2成膜单元以填埋被掺杂的硅膜的开口部的方式形成掺杂有杂质的硅膜。
9.根据权利要求7所述的硅膜的形成装置，其特征在于，还具备除去形成于所述被处理体的槽的底部的自然氧化膜的自然氧化膜除去单元。
10.根据权利要求7所述的硅膜的形成装置，其特征在于，在所述掺杂单元中进行掺杂的杂质和掺杂于在所述第2成膜单元中形成的硅膜的杂质具有包含P或B的杂质和选自C、O、N中的一个以上的杂质。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5490753B2 (ja) * 2010-07-29 2014-05-14 東京エレクトロン株式会社 トレンチの埋め込み方法および成膜システム
JP5514162B2 (ja) 2011-07-22 2014-06-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
JP5925673B2 (ja) * 2012-12-27 2016-05-25 東京エレクトロン株式会社 シリコン膜の成膜方法および成膜装置
JP5925704B2 (ja) * 2013-01-17 2016-05-25 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置
JP6082712B2 (ja) * 2013-07-31 2017-02-15 東京エレクトロン株式会社 シリコン膜の成膜方法および薄膜の成膜方法
JP6267374B2 (ja) * 2013-07-31 2018-01-24 東京エレクトロン株式会社 シリコン膜の成膜方法
JP6092040B2 (ja) * 2013-08-02 2017-03-08 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置
US9837271B2 (en) 2014-07-18 2017-12-05 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US9443730B2 (en) 2014-07-18 2016-09-13 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US20160020094A1 (en) * 2014-07-18 2016-01-21 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
JP6392683B2 (ja) * 2015-02-18 2018-09-19 東京エレクトロン株式会社 凹部を充填する方法及び処理装置
JP6606476B2 (ja) * 2016-08-02 2019-11-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10460932B2 (en) 2017-03-31 2019-10-29 Asm Ip Holding B.V. Semiconductor device with amorphous silicon filled gaps and methods for forming
JP7058575B2 (ja) * 2018-09-12 2022-04-22 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495294B1 (en) * 1999-10-28 2002-12-17 Denso Corporation Method for manufacturing semiconductor substrate having an epitaxial film in the trench
CN1691284A (zh) * 2004-03-31 2005-11-02 株式会社电装 半导体器件的制造方法
CN101093800A (zh) * 2006-06-22 2007-12-26 统宝光电股份有限公司 制作多晶硅薄膜的方法
CN101415859A (zh) * 2006-04-07 2009-04-22 应用材料股份有限公司 在形成外延膜期间使用的气体歧管

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2836371B2 (ja) * 1992-05-18 1998-12-14 日本電気株式会社 半導体装置の製造方法
JP2685028B2 (ja) * 1995-05-31 1997-12-03 日本電気株式会社 半導体装置の製造方法
JPH10321556A (ja) * 1997-05-17 1998-12-04 Tokyo Electron Ltd 成膜方法
JP2000332218A (ja) * 1999-05-19 2000-11-30 Tokyo Electron Ltd 半導体装置、記憶装置及び半導体装置の製造方法
JP4029559B2 (ja) * 2000-11-06 2008-01-09 株式会社デンソー 半導体装置の製造方法
US6852194B2 (en) * 2001-05-21 2005-02-08 Tokyo Electron Limited Processing apparatus, transferring apparatus and transferring method
DE10225941A1 (de) * 2002-06-11 2004-01-08 Infineon Technologies Ag Verfahren zur Füllung von Graben- und Reliefgeometrien in Halbleiterstrukturen
JP4627974B2 (ja) * 2003-08-01 2011-02-09 セイコーインスツル株式会社 半導体装置の製造方法
JP4595345B2 (ja) * 2004-02-23 2010-12-08 トヨタ自動車株式会社 半導体装置の製造方法
JP4773716B2 (ja) * 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法
JP4655495B2 (ja) * 2004-03-31 2011-03-23 東京エレクトロン株式会社 成膜方法
KR100567624B1 (ko) * 2004-06-15 2006-04-04 삼성전자주식회사 반도체 장치의 제조 방법
KR100554516B1 (ko) * 2004-06-29 2006-03-03 삼성전자주식회사 반도체 장치의 제조 방법
JP2006073997A (ja) * 2004-08-02 2006-03-16 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
US7410862B2 (en) * 2006-04-28 2008-08-12 International Business Machines Corporation Trench capacitor and method for fabricating the same
US8263474B2 (en) * 2007-01-11 2012-09-11 Tokyo Electron Limited Reduced defect silicon or silicon germanium deposition in micro-features
US7906392B2 (en) * 2008-01-15 2011-03-15 Sandisk 3D Llc Pillar devices and methods of making thereof
JP2009289932A (ja) * 2008-05-29 2009-12-10 Sanken Electric Co Ltd 半導体装置およびその製造方法
JP2010003911A (ja) * 2008-06-20 2010-01-07 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon
JP5467007B2 (ja) * 2009-09-30 2014-04-09 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
EP2346070B1 (en) * 2010-01-13 2013-03-20 Nxp B.V. Method of manufacturing heterojunction bipolar transistor and heterojunction bipolar transistor
JP2012004542A (ja) * 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
JP5573772B2 (ja) * 2010-06-22 2014-08-20 東京エレクトロン株式会社 成膜方法及び成膜装置
KR101060239B1 (ko) * 2010-08-26 2011-08-29 한국과학기술원 집적형 박막 광기전력 소자 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495294B1 (en) * 1999-10-28 2002-12-17 Denso Corporation Method for manufacturing semiconductor substrate having an epitaxial film in the trench
CN1691284A (zh) * 2004-03-31 2005-11-02 株式会社电装 半导体器件的制造方法
CN101415859A (zh) * 2006-04-07 2009-04-22 应用材料股份有限公司 在形成外延膜期间使用的气体歧管
CN101093800A (zh) * 2006-06-22 2007-12-26 统宝光电股份有限公司 制作多晶硅薄膜的方法

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