KR20130007430A - 실리콘막의 형성 방법 및 그 형성 장치 - Google Patents

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Abstract

(과제) 보이드나 시임의 발생을 억제할 수 있는 실리콘막의 형성 방법 및 그 형성 장치를 제공한다.
(해결 수단) 실리콘막의 형성 방법은, 제1 성막 공정과, 에칭 공정과, 도프 공정과 제2 성막 공정을 구비하고 있다. 제1 성막 공정에서는, 피(被)처리체의 홈을 매입하도록 불순물로 도프되어 있지 않은 논 도프 실리콘막을 성막한다. 에칭 공정에서는, 제1 성막 공정으로 성막된 논 도프 실리콘막을 에칭한다. 도프 공정에서는, 에칭 공정으로 에칭된 논 도프 실리콘막을 불순물로 도프한다. 제2 성막 공정에서는, 도프 공정으로 도프된 실리콘막을 매입하도록, 불순물이 도프된 실리콘막을 성막한다.

Description

실리콘막의 형성 방법 및 그 형성 장치{METHOD AND APPARATUS FOR FORMING SILICON FILM}
본 발명은, 실리콘막의 형성 방법 및 그 형성 장치에 관한 것이다.
반도체 장치 등의 제조 프로세스에서는, 실리콘 기판 상의 층간 절연막에 트렌치, 홀 형상의 홈(콘택트홀)을 형성하고, 예를 들면, 불순물로 도프된 폴리실리콘막 및 어모퍼스 실리콘막 등의 실리콘막(Si막)을 매입하여 전극을 형성하는 공정이 있다.
이러한 공정으로서, 예를 들면, 특허문헌 1에는, 실리콘 기판 상의 층간 절연막에 콘택트홀을 형성하여, CVD(Chemical Vapor Deposition)법으로 폴리실리콘막을 성막하고, 그 폴리실리콘막의 근소한 에칭 후에, 재차 폴리실리콘막을 성막하는 방법이 개시되어 있다.
일본공개특허공보 평10-321556호
그런데, 이러한 Si막을 형성하는 방법으로는, Si막으로서, 불순물로 도프된 폴리실리콘막, 예를 들면, P 도프 Si막을 이용하면, 에칭에 의해, 그 표면 러프니스(roughness)가 악화되기 쉬워진다. 이는, P 도프 Si막 중의 P 사이트로부터 에칭되기 때문이라고 생각된다. 이와 같이, 표면 러프니스가 악화된 P 도프 Si막 상에, 추가로 P 도프 Si막을 성막하면, 보이드(void)나 시임(seam)이 발생하기 쉬워져 버린다.
본 발명은, 상기 문제를 감안하여 이루어진 것으로, 보이드나 시임의 발생을 억제할 수 있는 실리콘막의 형성 방법 및 그 형성 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제1 관점에 따른 실리콘막의 형성 방법은,
표면에 홈이 형성된 피(被)처리체의 홈에 실리콘막을 형성하는 실리콘막의 형성 방법으로서,
상기 피처리체의 홈을 매입하도록 불순물로 도프되어 있지 않은 논 도프 실리콘막을 성막하는 제1 성막 공정과,
상기 제1 성막 공정으로 성막된 논 도프 실리콘막을 에칭하는 에칭 공정과,
상기 에칭 공정으로 에칭된 논 도프 실리콘막을 불순물로 도프하는 도프 공정과,
상기 도프 공정으로 도프된 실리콘막을 매입하도록, 불순물이 도프된 실리콘막을 성막하는 제2 성막 공정을 구비하는 것을 특징으로 한다.
예를 들면, 상기 제1 성막 공정에서는, 개구부를 갖도록, 논 도프 실리콘막을 성막하고,
상기 에칭 공정에서는, 상기 논 도프 실리콘막의 개구부를 넓히도록, 당해 논 도프 실리콘막을 에칭하고,
상기 도프 공정에서는, 개구부가 넓혀진 논 도프 실리콘막을 불순물로 도프하고,
상기 제2 성막 공정에서는, 도프된 실리콘막의 개구부를 매입하도록, 불순물이 도프된 실리콘막을 성막한다.
상기 피처리체의 표면에 시드층을 형성하는 시드층 형성 공정을 추가로 구비해도 좋다. 이 경우, 상기 제1 성막 공정에서는, 상기 시드층 상에 논 도프 실리콘막을 성막한다.
상기 피처리체의 홈의 저부에 형성된 자연 산화막을 제거하는 자연 산화막 제거 공정을 추가로 구비해도 좋다.
상기 도프 공정으로 도프하는 불순물 및, 상기 제2 성막 공정으로 성막하는 실리콘막에 도프되어 있는 불순물은, P 또는 B를 포함하는 불순물과, C, O, N으로부터 선택되는 1개 이상의 불순물을 가져도 좋다.
상기 제1 성막 공정, 상기 에칭 공정 및, 도프 공정을 복수회 반복한 후, 상기 제2 성막 공정을 실행해도 좋다.
반응실 내에 상기 피처리체가 수용된 상태로, 상기 제1 성막 공정, 상기 에칭 공정, 도프 공정 및, 상기 제2 성막 공정을 연속하여 행해도 좋다.
본 발명의 제2 관점에 따른 실리콘막의 형성 장치는,
표면에 홈이 형성된 피처리체의 홈에 실리콘막을 형성하는 실리콘막의 형성 장치로서,
상기 피처리체의 홈을 매입하도록 불순물로 도프되어 있지 않은 논 도프 실리콘막을 성막하는 제1 성막 수단과,
상기 제1 성막 수단으로 성막된 논 도프 실리콘막을 에칭하는 에칭 수단과,
상기 에칭 수단으로 에칭된 논 도프 실리콘막을 불순물로 도프하는 도프 수단과,
상기 도프 수단으로 도프된 실리콘막을 매입하도록, 불순물이 도프된 실리콘막을 성막하는 제2 성막 수단을 구비하는 것을 특징으로 한다.
예를 들면, 상기 제1 성막 수단은, 개구부를 갖도록, 논 도프 실리콘막을 성막하고,
상기 에칭 수단은, 상기 논 도프 실리콘막의 개구부를 넓히도록, 당해 논 도프 실리콘막을 에칭하고,
상기 도프 수단은, 개구부가 넓혀진 논 도프 실리콘막을 불순물로 도프하고,
상기 제2 성막 수단은, 도프된 실리콘막의 개구부를 매입하도록, 불순물이 도프된 실리콘막을 성막한다.
상기 피처리체의 표면에 시드층을 형성하는 시드층 형성 수단을 추가로 구비해도 좋다. 이 경우, 상기 제1 성막 수단은, 상기 시드층 상에 논 도프 실리콘막을 성막한다.
상기 피처리체의 홈의 저부에 형성된 자연 산화막을 제거하는 자연 산화막 제거 수단을 추가로 구비해도 좋다.
상기 도프 수단으로 도프하는 불순물 및, 상기 제2 성막 수단으로 성막하는 실리콘막에 도프되어 있는 불순물은, P 또는 B를 포함하는 불순물과, C, O, N으로부터 선택되는 1개 이상의 불순물을 가져도 좋다.
본 발명에 의하면, 보이드나 시임의 발생을 억제할 수 있다.
도 1은 본 발명의 실시 형태의 열처리 장치를 나타내는 도면이다.
도 2는 도 1의 제어부의 구성을 나타내는 도면이다.
도 3은 본 실시 형태의 실리콘막의 형성 방법을 설명하는 레시피를 나타낸 도면이다.
도 4는 본 실시 형태의 실리콘막의 형성 방법을 설명하기 위한 도면이다.
도 5는 본 실시 형태의 실리콘막의 형성 방법을 설명하기 위한 도면이다.
도 6은 다른 실시 형태의 실리콘막의 형성 방법을 설명하는 레시피를 나타낸 도면이다.
도 7은 다른 실시 형태의 실리콘막의 형성 방법을 설명하기 위한 도면이다.
도 8은 다른 실시 형태의 실리콘막의 형성 방법을 설명하는 레시피를 나타낸 도면이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 실리콘막의 형성 방법 및 그 형성 장치에 대해서 설명한다. 본 실시 형태에서는, 실리콘막의 형성 장치로서, 도 1에 나타내는 배치식의 종형(縱型)의 열처리 장치를 이용한 경우를 예로 설명한다.
도 1에 나타내는 바와 같이, 열처리 장치(1)는, 길이 방향이 수직 방향으로 향해진 대략 원통 형상의 반응관(2)을 구비하고 있다. 반응관(2)은, 내관(3)과, 내관(3)을 덮음과 함께 내관(3)과 일정한 간격을 갖도록 형성된 천정이 있는 외관(4)으로 구성된 이중관 구조를 갖는다. 내관(3) 및 외관(4)은, 내열 및 내부식성이 우수한 재료, 예를 들면, 석영에 의해 형성되어 있다.
외관(4)의 하방에는, 통 형상으로 형성된 스테인리스강(SUS)으로 이루어지는 매니폴드(5)가 배치되어 있다. 매니폴드(5)는, 외관(4)의 하단과 기밀하게 접속되어 있다. 또한, 내관(3)은, 매니폴드(5)의 내벽으로부터 돌출됨과 함께, 매니폴드(5)와 일체로 형성된 지지 링(6)에 지지되어 있다.
매니폴드(5)의 하방에는 덮개체(7)가 배치되고, 보트 엘리베이터(8)에 의해 덮개체(7)는 상하동 가능하게 구성되어 있다. 그리고, 보트 엘리베이터(8)에 의해 덮개체(7)가 상승하면, 매니폴드(5)의 하방측(로(爐)구 부분)이 폐쇄되고, 보트 엘리베이터(8)에 의해 덮개체(7)가 하강하면, 매니폴드(5)의 하방측(로구 부분)이 개구된다.
덮개체(7)에는, 예를 들면, 석영으로 이루어지는 웨이퍼 보트(9)가 올려놓여져 있다. 웨이퍼 보트(9)는, 피처리체, 예를 들면, 반도체 웨이퍼(10)가 수직 방향으로 소정의 간격을 두고 복수매　수용 가능하게 구성되어 있다.
반응관(2)의 주위에는, 반응관(2)을 둘러싸도록 단열체(11)가 설치되어 있다. 단열체(11)의 내벽면에는, 예를 들면, 저항 발열체로 이루어지는 승온용 히터(12)가 설치되어 있다. 이 승온용 히터(12)에 의해 반응관(2)의 내부가 소정의 온도로 가열되고, 이 결과, 반도체 웨이퍼(10)가 소정의 온도로 가열된다.
매니폴드(5)의 측면에는, 복수의 처리 가스 도입관(13)이 삽통(접속)되어 있다. 또한, 도 1에서는 처리 가스 도입관(13)을 1개만 그리고 있다. 처리 가스 도입관(13)은, 내관(3) 내를 임하도록 배설되어 있다. 예를 들면, 도 1에 나타내는 바와 같이, 처리 가스 도입관(13)은, 지지 링(6)으로부터 하방(내관(3)의 하방)의 매니폴드(5)의 측면에 삽통되어 있다.
처리 가스 도입관(13)은, 도시하지 않는 매스 플로우 컨트롤러 등을 개재하여, 도시하지 않는 처리 가스 공급원이 접속되어 있다. 이 때문에, 처리 가스 공급원으로부터 처리 가스 도입관(13)을 개재하여 소망량의 처리 가스가 반응관(2) 내에 공급된다. 처리 가스 도입관(13)으로부터 공급되는 처리 가스로서, 폴리실리콘막, 어모퍼스 실리콘막, 불순물로 도프된 폴리실리콘막 및 어모퍼스 실리콘막 등의 실리콘막(Si막)을 성막하는 성막용 가스가 있다. 성막용 가스로서, 불순물로 도프되어 있지 않은 논 도프 Si막을 성막하는 경우에는, 예를 들면, SiH4 등이 이용된다. 또한, 불순물로 도프된 Si막을 성막하는 경우에는, 예를 들면, P(PH3), B(BCl3, B2H6), C(C2H4), O(N2O), N(N2O) 등의 불순물이 포함된 가스와 SiH4 등이 이용된다. 또한, 불순물로 도프되어 있지 않은 논 도프 Si막을 불순물로 도프하는 경우에는, 전술의 PH3, BCl3 등이 이용된다.
또한, 본 발명의 실리콘막의 형성 방법에서는, 후술하는 바와 같이, 반도체 웨이퍼(10)의 표면에 형성된 홈에 제1 성막 공정에서 Si막이 매입된 후, 에칭 공정으로 매입된 홈의 개구부가 넓혀지고, 제2 성막 공정으로 개구부가 넓혀진 홈에 Si막이 매입된다. 이 때문에, 처리 가스 도입관(13)으로부터 공급되는 처리 가스로서, 에칭 가스가 있다. 에칭 가스로서는, 예를 들면, Cl2, F2, ClF3 등의 할로겐 가스가 이용된다.
또한, 본 발명의 실리콘막의 형성 방법에 있어서, 후술하는 바와 같이, 제1 성막 공정 전에 홈에 시드층을 형성하는 경우에는, 처리 가스 도입관(13)으로부터 시드층 형성용 가스, 예를 들면, 아미노기를 포함하는 실란, Si2H6, Si4H10 등의 고차 실란이 반응관(2) 내에 공급된다. 아미노기를 포함하는 실란으로서는, 예를 들면, 비스터셔리부틸아미노실란(BTBAS), 트리디메틸아미노실란(3DMAS), 테트라디메틸아미노실란(4DMAS), 디이소프로필아미노실란(DIPAS), 비스디에틸아미노실란(BDEAS), 비스디메틸아미노실란(BDMAS) 등이 있다. 또한, 실리콘막의 형성 방법에 있어서, 후술하는 바와 같이, 제1 성막 공정 전에 홈의 자연 산화막을 제거하는 경우에는, 처리 가스 도입관(13)으로부터 자연 산화막 제거용 가스, 예를 들면, 암모니아와 HF 또는 암모니아와 NF3이 동시에 반응관(2) 내에 공급된다.
매니폴드(5)의 측면에는 반응관(2) 내의 가스를 배기하기 위한 배기구(exhaust hole; 14)가 설치되어 있다. 배기구(14)는 지지 링(6)으로부터 상방에 설치되어 있고, 반응관(2) 내의 내관(3)과 외관(4)과의 사이에 형성된 공간에 연통한다. 그리고, 내관(3)에서 발생한 배기 가스 등이 내관(3)과 외관(4)과의 사이의 공간을 통과하여 배기구(14)로 배기된다.
매니폴드(5)의 측면의 배기구(14)의 하방에는, 퍼지 가스 공급관(15)이 삽통되어 있다. 퍼지 가스 공급관(15)에는, 도시하지 않는 퍼지 가스 공급원이 접속되어 있고, 퍼지 가스 공급원으로부터 퍼지 가스 공급관(15)을 개재하여 소망량의 퍼지 가스, 예를 들면, 질소 가스가 반응관(2) 내에 공급된다.
배기구(14)에는 배기관(16)이 기밀하게 접속되어 있다. 배기관(16)에는, 그 상류측으로부터, 밸브(17)와, 진공 펌프(18)가 개설되어 있다. 밸브(17)는, 배기관(16)의 개도를 조정하고, 반응관(2) 내의 압력을 소정의 압력으로 제어한다. 진공 펌프(18)는, 배기관(16)을 개재하여 반응관(2) 내의 가스를 배기함과 함께, 반응관(2) 내의 압력을 조정한다.
또한, 배기관(16)에는, 도시하지 않는 트랩, 스크러버 등이 개설되어 있어, 반응관(2)으로부터 배기된 배기 가스를, 무해화한 후, 열처리 장치(1) 밖으로 배기하도록 구성되어 있다.
또한, 열처리 장치(1)는, 장치 각 부의 제어를 행하는 제어부(100)를 구비하고 있다. 도 2에 제어부(100)의 구성을 나타낸다. 도 2에 나타내는 바와 같이, 제어부(100)에는, 조작 패널(121), 온도 센서(군)(122), 압력계(군)(123), 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126) 등이 접속되어 있다.
조작 패널(121)은, 표시 화면과 조작 버튼을 구비하여, 오퍼레이터의 조작 지시를 제어부(100)에 전달하고, 또한, 제어부(100)로부터의 여러 가지 정보를 표시 화면에 표시한다.
온도 센서(군)(122)는, 반응관(2) 내, 처리 가스 도입관(13) 내, 배기관(16) 내 등의 각 부의 온도를 측정하여, 그 측정값을 제어부(100)에 통지한다.
압력계(군)(123)는, 반응관(2) 내, 처리 가스 도입관(13) 내, 배기관(16) 내 등의 각 부의 압력을 측정하여, 그 측정값을 제어부(100)에 통지한다.
히터 컨트롤러(124)는, 승온용 히터(12)를 개별적으로 제어하기 위한 것으로, 제어부(100)로부터의 지시에 응답하여, 이들에 통전되어 이들을 가열하고, 또한, 이들의 소비 전력을 개별적으로 측정하여, 제어부(100)에 통지한다.
MFC 제어부(125)는, 처리 가스 도입관(13) 및, 퍼지 가스 공급관(15)에 설치된 도시하지 않는 매스 플로우 컨트롤러(MFC)를 제어하여, 이들에 흐르는 가스의 유량을 제어부(100)로부터 지시된 양으로 함과 함께, 실제로 흐른 가스의 유량을 측정하여, 제어부(100)에 통지한다.
밸브 제어부(126)는, 각 관에 배치된 밸브의 개도를 제어부(100)로부터 지시된 값으로 제어한다.
제어부(100)는, 레시피 기억부(111)와, ROM(112)과, RAM(113)과, I/O 포트(114)와, CPU(115)와, 이들을 서로 접속하는 버스(116)로 구성되어 있다.
레시피 기억부(111)에는, 셋업용 레시피와 복수의 프로세스용 레시피가 기억되어 있다. 열처리 장치(1)의 제조 당초는, 셋업용 레시피만이 격납된다. 셋업용 레시피는, 각 열처리 장치에 따른 열모델 등을 생성할 때에 실행되는 것이다. 프로세스용 레시피는, 유저가 실제로 행하는 열처리(프로세스)마다 준비되는 레시피이며, 예를 들면, 반응관(2)으로의 반도체 웨이퍼(10)의 로드로부터, 처리 완료의 반도체 웨이퍼(10)를 언로드하기까지의, 각 부의 온도의 변화, 반응관(2) 내의 압력 변화, 처리 가스의 공급의 개시 및 정지의 타이밍과 공급량 등을 규정한다.
ROM(112)은, EEPROM, 플래시 메모리, 하드 디스크 등으로 구성되고, CPU(115)의 동작 프로그램 등을 기억하는 기록 매체이다.
RAM(113)은, CPU(115)의 워크 에어리어 등으로서 기능한다.
I/O 포트(114)는, 조작 패널(121), 온도 센서(군)(122), 압력계(군)(123), 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126) 등에 접속되어, 데이터나 신호의 입출력을 제어한다.
CPU(Central Processing Unit)(115)는, 제어부(100)의 중추를 구성하고, ROM(112)에 기억된 제어 프로그램을 실행하여, 조작 패널(121)로부터의 지시에 따라서, 레시피 기억부(111)에 기억되어 있는 레시피(프로세스용 레시피)를 따라서, 열처리 장치(1)의 동작을 제어한다. 즉, CPU(115)는, 온도 센서(군)(122), 압력계(군)(123), MFC 제어부(125) 등에 반응관(2) 내, 처리 가스 도입관(13) 내 및, 배기관(16) 내의 각 부의 온도, 압력, 유량 등을 측정시키고, 이 측정 데이터에 기초하여, 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126) 등에 제어 신호 등을 출력하여, 상기 각 부가 프로세스용 레시피에 따르도록 제어한다.
버스(116)는, 각 부의 사이에서 정보를 전달한다.
다음으로, 이상과 같이 구성된 열처리 장치(1)를 이용한 실리콘막의 형성 방법에 대해서 설명한다. 또한, 이하의 설명에 있어서, 열처리 장치(1)를 구성하는 각 부의 동작은, 제어부(100)(CPU(115))에 의해 제어되어 있다. 또한, 각 처리에 있어서의 반응관(2) 내의 온도, 압력, 가스의 유량 등은, 전술하는 바와 같이, 제어부(100)(CPU(115))가 히터 컨트롤러(124)(승온용 히터(12)), MFC 제어부(125), 밸브 제어부(126) 등을 제어함으로써, 예를 들면, 도 3에 나타내는 바와 같은 레시피에 따른 조건으로 설정된다.
또한, 본 실시 형태에서는, 피처리체로서의 반도체 웨이퍼(10)에는, 도 4(a)에 나타내는 바와 같이, 기판(51) 상에 절연막(52)이 형성되어 있고, 피처리체(10)의 표면에는 콘택트홀을 형성하기 위한 홈(53)이 형성되어 있다.
본 실시 형태의 실리콘막의 형성 방법에서는, 홈(53)을 매입하도록, 개구부(54)를 갖고, 폴리실리콘막, 어모퍼스 실리콘막 등의 불순물로 도프되어 있지 않은 논 도프 실리콘막(Si막)(55)을 성막하는 제1 성막 공정과, 성막된 논 도프 Si막(55)을 에칭하여 개구부(54)를 넓히는 에칭 공정과, 개구부(54)가 넓혀진 논 도프 Si막(55)을 불순물로 도프(불순물을 갖는 Si막(56)을 형성)하는 도프 공정과, 불순물로 도프된 Si막(56)의 개구부(54)를 매입하도록, 불순물이 도프된 Si막(57)을 성막하는 제2 성막 공정을 구비하고 있다. 이하, 이들 공정을 포함하는 실리콘막의 형성 방법에 대해서 설명한다.
우선, 반응관(2)(내관(3)) 내를 소정의 온도, 예를 들면, 도 3(a)에 나타내는 바와 같이, 400℃로 설정한다. 또한, 도 3(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3)(반응관(2)) 내에 소정량의 질소를 공급한다. 다음으로, 도 4(a)에 나타내는 반도체 웨이퍼(10)가 수용되어 있는 웨이퍼 보트(9)를 덮개체(7) 상에 올려놓는다. 그리고, 보트 엘리베이터(8)에 의해 덮개체(7)를 상승시켜, 반도체 웨이퍼(10)(웨이퍼 보트(9))를 반응관(2) 내에 로드한다(로드 공정).
이어서, 도 3(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들면, 도 3(a)에 나타내는 바와 같이, 525℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들면, 도 3(b)에 나타내는 바와 같이, 74.5Pa(0.56Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(안정화 공정).
여기에서, 반응관(2) 내의 온도는, 450℃～700℃인 것이 바람직하고, 490℃～650℃인 것이 더욱 바람직하다. 또한, 반응관(2) 내의 압력은, 1.33Pa～133Pa(0.01Torr～1Torr)인 것이 바람직하다. 반응관(2) 내의 온도 및 압력을 이러한 범위로 함으로써, Si막을 보다 균일하게 성막할 수 있기 때문이다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(15)으로부터의 질소의 공급을 정지한다. 그리고, 도 3(d)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 성막용 가스, 예를 들면, SiH4를 공급한다(제1 성막 공정). 이 제1 성막 공정에 의해, 도 4(b)에 나타내는 바와 같이, 반도체 웨이퍼(10)의 절연막(52) 상 및, 홈(53) 내에, 개구부(54)를 갖고, 불순물로 도프되어 있지 않은 논 도프 Si막(55)이 형성된다.
여기에서, 제1 성막 공정에서는, 개구부(54)를 갖도록, 반도체 웨이퍼(10)의 절연막(52) 상 및, 홈(53) 내에 논 도프 Si막(55)을 형성하는 것이 바람직하다. 즉, 제1 성막 공정에서는, 홈(53)을 완전하게 매입하도록 논 도프 Si막(55)을 형성하는 것이 아니라, 홈(53) 내에 개구부(54)를 갖도록 논 도프 Si막(55)을 형성하는 것이 바람직하다. 이에 따라, 제1 성막 공정에서 홈(53) 내의 보이드가 발생하는 것을 확실하게 방지할 수 있다.
반도체 웨이퍼(10)에 소정량의 논 도프 Si막(55)이 형성되면, 처리 가스 도입관(13)으로부터의 성막용 가스의 공급을 정지한다. 다음으로, 도 3(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들면, 도 3(a)에 나타내는 바와 같이, 300℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들면, 도 3(b)에 나타내는 바와 같이, 40Pa(0.3Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(퍼지·안정화 공정). 또한, 반응관(2) 내의 가스를 확실하게 배출하기 위해, 반응관(2) 내의 가스의 배출 및 질소 가스의 공급을 복수회 반복하는 것이 바람직하다.
여기에서, 반응관(2) 내의 온도는, 100℃～550℃인 것이 바람직하다. 100℃보다 낮으면 후술하는 에칭 공정에 있어서 논 도프 Si막(55)을 에칭할 수 없을 우려가 있고, 550℃보다 높으면 논 도프 Si막(55)의 에칭 제어가 곤란해질 우려가 있기 때문이다. 반응관(2) 내의 압력은, 1.33Pa～133Pa(0.01Torr～1Torr)인 것이 바람직하다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 도 3(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 도 3(e)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 에칭용 가스, 예를 들면, Cl2를 공급한다(에칭 공정). 이 에칭 공정에 의해, 도 4(c)에 나타내는 바와 같이, 반도체 웨이퍼(10)의 홈(53)에 형성된 개구부(54)를 갖는 논 도프 Si막(55)이 에칭된다.
여기에서, 에칭되는 Si막으로서, 불순물로 도프되어 있지 않은 논 도프 Si막(55)이 이용되고 있기 때문에, 그 표면 러프니스가 악화되기 어려워진다. 이는, 에칭되는 Si막으로서 불순물로 도프된 Si막, 예를 들면, P 도프 Si막을 이용하면, P 도프 Si막 중의 P 사이트로부터 에칭되어 버리기 때문이다. 이와 같이, 논 도프 Si막(55)의 표면 러프니스가 악화되기 어려운 점에서, 후술하는 제2 성막 공정으로 Si막을 성막해도, 보이드나 시임의 발생을 억제할 수 있다.
또한, 이 에칭 공정에서는, 제1 성막 공정으로 형성된 논 도프 Si막(55)의 개구부(54)가 넓혀지도록 에칭한다. 즉, 도 4(c)에 나타내는 바와 같이, 개구부(54)에 형성된 논 도프 Si막(55)의 에칭량을 많게 함과 함께, 홈(53)의 저부 부근에 형성된 논 도프 Si막(55)의 에칭량을 적게 한다. 이에 따라, 후술하는 제2 성막 공정으로 홈(53)의 저부 부근에 Si막을 형성하기 쉬워진다. 또한, 후술하는 도프 공정으로 홈(53)의 저부 부근의 논 도프 Si막(55)에 불순물을 도프하기 쉬워진다.
또한, 에칭용 가스는, 논 도프 Si막(55)의 에칭 제어가 용이한 Cl2를 이용하는 것이 바람직하다. 에칭용 가스에 Cl2를 이용한 경우에는, 반응관(2) 내의 온도를 250℃～300℃로 하는 것이 바람직하다. 또한, 반응관(2) 내의 압력을 1.33Pa～40Pa(0.01Torr～0.3Torr)로 하는 것이 바람직하다. 반응관(2) 내의 온도 및 압력을 이러한 범위로 함으로써, 에칭 균일성을 양호하게 할 수 있다.
논 도프 Si막(55)의 소망하는 에칭이 완료되면, 처리 가스 도입관(13)으로부터의 에칭용 가스의 공급을 정지한다. 다음으로, 반응관(2) 내를 소정의 온도, 예를 들면, 도 3(a)에 나타내는 바와 같이, 525℃로 가열함과 함께, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들면, 도 3(b)에 나타내는 바와 같이, 74.5Pa(0.56Torr)로 감압한다. 그리고, 도 3(f)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 불순물, 예를 들면, P(PH3)를 공급한다(도프 공정). 이 도프 공정에 의해, 논 도프 Si막(55)에 불순물(P)이 도프되어, 도 5(a)에 나타내는 바와 같이, P가 도프된 Si막(56)이 형성된다.
여기에서, 에칭 공정에 의해 제1 성막 공정으로 형성된 논 도프 Si막(55)의 개구부(54)가 넓혀지도록 에칭되어 있기 때문에, 홈(53)의 저부 부근의 논 도프 Si막(55)에 불순물을 도프하기 쉬워진다.
다음으로, 도 3(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 525℃, 74.5Pa(0.56Torr)로 안정시킨다(퍼지·안정화 공정). 또한, 반응관(2) 내의 가스를 확실하게 배출하기 위해, 반응관(2) 내의 가스의 배출 및 질소 가스의 공급을 복수회 반복하는 것이 바람직하다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(15)으로부터의 질소의 공급을 정지한다. 그리고, 도 3(d)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 성막용 가스, 예를 들면, SiH4 및 PH3을 공급한다(제2 성막 공정). 이 제2 성막 공정에 의해, 도 5(b)에 나타내는 바와 같이, P가 도프된 Si막(56) 상에, P가 도프된 Si막(57)이 형성된다.
여기에서, 에칭 공정에 의해 제1 성막 공정으로 형성된 논 도프 Si막(55)의 개구부(54)가 넓혀지도록 에칭되어 있기 때문에, 홈(53)의 저부 부근에 Si막(57)을 형성하기 쉬워진다. 이 때문에, 홈(53)으로의 Si막(57) 매입시에, 홈(53) 내에 보이드나 시임이 발생하는 것을 억제할 수 있다.
소망하는 Si막(57)이 형성되면, 처리 가스 도입관(13)으로부터의 성막용 가스의 공급을 정지한다. 다음으로, 도 3(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들면, 도 3(a)에 나타내는 바와 같이, 400℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 상압으로 되돌린다(퍼지 공정). 또한, 반응관(2) 내의 가스를 확실하게 배출하기 위해, 반응관(2) 내의 가스의 배출 및 질소 가스의 공급을 복수회 반복하는 것이 바람직하다. 그리고, 보트 엘리베이터(8)에 의해 덮개체(7)를 하강시킴으로써, 반도체 웨이퍼(10)(웨이퍼 보트(9))를 반응관(2) 내로부터 언로드한다(언로드 공정). 이에 따라, Si막의 형성이 종료된다.
다음으로, 본 발명의 실리콘 형성 방법의 효과를 확인하기 위해, 도 3에 나타내는 레시피를 따라서, 도 4(a)에 나타내는 반도체 웨이퍼(10)에, 도 5(b)와 같이 Si막을 형성했다. 형성한 Si막을 SEM 관찰한 결과, 보이드나 시임이 발생하고 있지 않는 것을 확인할 수 있었다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 개구부(54)를 갖는 논 도프 Si막(55)을 성막하는 제1 성막 공정 후에, 논 도프 Si막을 에칭하여 개구부(54)를 넓히는 에칭 공정, 개구부(54)가 넓혀진 논 도프 Si막(55)을 불순물로 도프하는 도프 공정 및, 불순물이 도프된 Si막(57)을 성막하는 제2 성막 공정을 실시하고 있기 때문에, 형성되는 Si막의 보이드나 시임의 발생을 억제할 수 있다.
또한, 본 발명은, 상기의 실시 형태에 한정되지 않고, 여러 가지의 변형, 응용이 가능하다. 이하, 본 발명에 적용 가능한 다른 실시 형태에 대해서 설명한다.
상기 실시 형태에서는, 제1 성막 공정, 에칭 공정, 도프 공정 및, 제2 성막 공정을 실시한 경우를 예로 본 발명을 설명했지만, 예를 들면, 제1 성막 공정 전에, 절연막(52) 및 홈(53) 상에 시드(seed)층을 형성하는 시드층 형성 공정을 실시해도 좋다. 도 6에, 시드층 형성 공정을 실시하는 레시피를 나타낸다.
우선, 반응관(2)(내관(3)) 내를 소정의 온도, 예를 들면, 도 6(a)에 나타내는 바와 같이, 400℃로 설정한다. 또한, 도 6(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3)(반응관(2)) 내에 소정량의 질소를 공급한다. 다음으로, 도 7(a)에 나타내는 반도체 웨이퍼(10)가 수용되어 있는 웨이퍼 보트(9)를 덮개체(7) 상에 올려놓는다. 그리고, 보트 엘리베이터(8)에 의해 덮개체(7)를 상승시켜, 반도체 웨이퍼(10)(웨이퍼 보트(9))를 반응관(2) 내에 로드한다(로드 공정).
이어서, 도 6(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들면, 도 6(a)에 나타내는 바와 같이, 400℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들면, 도 6(b)에 나타내는 바와 같이, 133Pa(1Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(안정화 공정).
반응관(2) 내의 온도는, 350℃～500℃인 것이 더욱 바람직하다. 또한, 시드층 형성용 가스에 아미노기를 포함하는 실란을 이용한 경우에는, 반응관(2) 내의 온도를, 350℃～450℃로 하는 것이 보다 바람직하다. 또한, 반응관(2) 내의 압력은, 1.33Pa～133Pa(0.01Torr～1Torr)인 것이 바람직하다. 반응관(2) 내의 온도 및 압력을 이러한 범위로 함으로써, 시드층을 보다 균일하게 성막할 수 있기 때문이다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(15)으로부터의 질소의 공급을 정지한다. 그리고, 도 6(g)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 시드층 형성용 가스, 예를 들면, Si2H6을 공급한다(시드층 형성 공정). 이 시드층 형성 공정에 의해, 도 7(b)에 나타내는 바와 같이, 반도체 웨이퍼(10)의 절연막(52) 및, 홈(53) 상에 시드층(58)이 형성된다. 본 예에서는, 시드층 형성용 가스로서 Si2H6이라는 고차 실란을 이용하고 있기 때문에, 시드층(58)은, 그 두께가 1㎚～2㎚ 정도 형성되어 있는 것이 바람직하다. 1㎚～2㎚ 정도 형성함으로써, 시드층(58) 상에 형성하는 논 도프 Si막(55)의 표면 러프니스를 저감할 수 있기 때문이다. 또한, 시드층 형성용 가스로서 아미노기를 포함하는 실란을 이용하는 경우에는, 성막 공정에 있어서의 성막용 가스(소스 가스)의 열분해가 일어나지 않는 조건으로 시드층(58)을 형성하는 것이 바람직하다.
반도체 웨이퍼(10) 상에 소망 두께의 시드층(55)이 형성되면, 처리 가스 도입관(13)으로부터의 시드층 형성용 가스의 공급을 정지한다. 다음으로, 도 6(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들면, 도 6(a)에 나타내는 바와 같이, 525℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들면, 도 6(b)에 나타내는 바와 같이, 74.5Pa(0.56Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(퍼지·안정화 공정).
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(15)으로부터의 질소의 공급을 정지한다. 그리고, 도 6(d)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 성막용 가스, 예를 들면, SiH4를 공급한다(제1 성막 공정). 이 제1 성막 공정에 의해, 도 7(c)에 나타내는 바와 같이, 반도체 웨이퍼(10)의 시드층(58) 상에 논 도프 Si막(55)이 형성된다.
여기에서, 논 도프 Si막(55)은, 시드층(58) 상에 형성되어 있다. 이 때문에, 상기 실시 형태와 같이, 기판(51)과 절연막(52)과의 2종류의 재료 상에 형성되는 경우에 비해, 논 도프 Si막(55)의 표면 러프니스를 저감할 수 있다. 이 결과, 보이드나 시임의 발생을 더욱 억제할 수 있다.
그리고, 상기 실시 형태와 동일하게, 퍼지·안정화 공정, 에칭 공정, 도프 공정, 퍼지·안정화 공정, 제2 성막 공정, 퍼지 공정 및, 언로드 공정을 실시함으로써, 실리콘막의 형성이 종료된다.
이와 같이, 제1 성막 공정 전에 시드층을 형성하는 시드층 형성 공정을 실시함으로써, 형성되는 논 도프 Si막(55)의 표면 러프니스를 저감할 수 있어, 보이드나 시임의 발생을 더욱 억제할 수 있다.
또한, 상기 실시 형태에서는, 제1 성막 공정, 에칭 공정, 도프 공정 및, 제2 성막 공정을 실시한 경우를 예로 본 발명을 설명했지만, 예를 들면, 제1 성막 공정 전에, 홈(53)의 저부에 형성된 자연 산화막을 제거하는 자연 산화막 제거 공정을 실시해도 좋다. 도 8에, 자연 산화막 제거 공정을 실시하는 레시피를 나타낸다. 또한, 본 예에서는 자연 산화막 제거용 가스로서 암모니아(NH3) 및 HF를 이용하는 경우를 예로 설명한다.
우선, 반응관(2)(내관(3)) 내를 소정의 온도, 예를 들면, 도 8(a)에 나타내는 바와 같이, 150℃로 설정한다. 또한, 도 8(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3)(반응관(2)) 내에 소정량의 질소를 공급한다. 다음으로, 반도체 웨이퍼(10)가 수용되어 있는 웨이퍼 보트(9)를 덮개체(7) 상에 올려놓는다. 그리고, 보트 엘리베이터(8)에 의해 덮개체(7)를 상승시켜, 반도체 웨이퍼(10)(웨이퍼 보트(9))를 반응관(2) 내에 로드한다(로드 공정).
이어서, 도 8(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들면, 도 8(a)에 나타내는 바와 같이, 150℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들면, 도 8(b)에 나타내는 바와 같이, 4Pa(0.03Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(안정화 공정).
반응관(2) 내의 온도는, 25℃～200℃인 것이 더욱 바람직하다. 또한, 반응관(2) 내의 압력은, 0.133Pa～133Pa(0.001Torr～1Torr)인 것이 바람직하다. 반응관(2) 내의 온도 및 압력을 이러한 범위로 함으로써, 자연 산화막의 제거가 용이해지기 때문이다. 또한, 자연 산화막 제거용 가스로서 암모니아와 NF3을 이용하는 경우에는, 반도체 웨이퍼(10)의 온도가 600℃를 초과하는 온도로 하는 것이 바람직하다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(15)으로부터의 질소의 공급을 정지한다. 그리고, 도 8(g)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 암모니아 및 HF를 공급한다(자연 산화막 제거 공정). 이 자연 산화막 제거 공정에 의해, 반도체 웨이퍼(10)의 홈(53)의 저부에서 형성된 자연 산화막을 제거할 수 있다.
반도체 웨이퍼(10)의 홈(53)의 저부의 자연 산화막이 제거되면, 처리 가스 도입관(13)으로부터의 자연 산화막 제거용 가스의 공급을 정지한다. 다음으로, 도 8(c)에 나타내는 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들면, 도 8(a)에 나타내는 바와 같이, 525℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들면, 도 8(b)에 나타내는 바와 같이, 74.5Pa(0.56Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(퍼지·안정화 공정). 또한, 암모니아와 HF에 의해 자연 산화막을 제거 처리한 경우에는, 실리코플루오르화 암모늄이 기판(51) 상에 남는 일이 있지만, 제1 성막 공정에 있어서의 반응관(2) 내의 온도가 535℃이기 때문에, 실리코플루오르화 암모늄은 승화한다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(15)으로부터의 질소의 공급을 정지한다. 그리고, 도 8(d)에 나타내는 바와 같이, 처리 가스 도입관(13)으로부터 반응관(2) 내에 소정량의 성막용 가스, 예를 들면, SiH4를 공급한다(제1 성막 공정). 이 제1 성막 공정에 의해, 반도체 웨이퍼(10)의 절연막(52) 상 및, 홈(53) 내에 논 도프 Si막(55)이 형성된다.
그리고, 상기 실시 형태와 동일하게, 퍼지·안정화 공정, 에칭 공정, 도프 공정, 퍼지·안정화 공정, 제2 성막 공정, 퍼지 공정 및, 언로드 공정을 실시함으로써, 실리콘막의 형성이 종료된다.
이와 같이, 제1 성막 공정 전에 홈(53)의 저부에 형성된 자연 산화막을 제거하는 자연 산화막 제거 공정을 실시하고 있기 때문에, 형성되는 Si막의 전극으로서의 특성의 열화를 억제할 수 있다.
또한, 상기 실시 형태에서는, 제1 성막 공정, 에칭 공정, 도프 공정 및, 제2 성막 공정을 실시한 경우를 예로 본 발명을 설명했지만, 예를 들면, 제1 성막 공정, 에칭 공정 및, 도프 공정을 복수회 반복한 후, 제2 성막 공정을 실시해도 좋다. 또한, 제1 성막 공정 전에 시드층 형성 공정이나 자연 산화막 제거 공정을 실시한 경우에도, 제1 성막 공정, 에칭 공정 및, 도프 공정을 복수회 반복한 후, 제2 성막 공정을 실시해도 좋다. 이들의 경우, 보이드나 시임의 발생을 더욱 억제할 수 있다.
또한, 자연 산화막 제거 공정을 실시한 후에 시드층 형성 공정을 실시하고, 그 후, 제1 성막 공정, 에칭 공정, 도프 공정 및, 제2 성막 공정을 실시해도 좋다. 이 경우, 또한, 보이드나 시임의 발생을 더욱 억제할 수 있다.
상기 실시 형태에서는, 제1 성막 공정으로 개구부(54)를 갖도록, 반도체 웨이퍼(10)의 절연막(52) 상 및, 홈(53) 내에 논 도프 Si막(55)을 형성하는 경우를 예로 본 발명을 설명했지만, 제1 성막 공정으로 개구부(54)를 갖지 않도록 논 도프 Si막(55)을 성막해도 좋다. 이 경우, 에칭 공정으로 논 도프 Si막(55)을 에칭하고, 불순물로 도프한 후에, 도프된 실리콘막을 매입하도록, 불순물이 도프된 실리콘막을 성막함으로써, 상기 실시 형태와 동일한 효과를 얻을 수 있다.
상기 실시 형태에서는, 성막용 가스로서 SiH4를 이용한 경우를 예로 본 발명을 설명했지만, Si막, 즉, 폴리실리콘막, 어모퍼스 실리콘막을 성막 가능한 가스라면, 다른 가스를 이용해도 좋다.
상기 실시 형태에서는, 도프종(불순물)으로서 P(PH3)를 이용한 경우를 예로 본 발명을 설명했지만, 도프종은 이에 한정되는 것이 아니고, 예를 들면, B, As, C, O, N이라도 좋다. 또한, 불순물은, 1종류에 한정되는 것이 아니고, 복수 종류라도 좋다. 복수 종류의 불순물을 이용하는 경우에는, 전기적인 캐리어를 발생하는 P, B, 또는, As를 포함하는 불순물과, 결정의 성질을 바꾸는 C, O, N으로부터 선택되는 1개 이상의 불순물을 갖는 것이 바람직하다. C, O, N으로부터 선택되는 1개 이상의 불순물을 가짐으로써, 예를 들면, 그레인의 성장을 억제할 수 있다.
상기 실시 형태에서는, 에칭 가스로서, Cl2를 이용한 경우를 예로 본 발명을 설명했지만, 제1 성막 공정으로 형성된 논 도프 Si막을 에칭 가능한 가스라면 좋고, F2, ClF3 등의 다른 할로겐 가스를 이용해도 좋다.
상기 실시 형태에서는, 시드층 형성용 가스로서 Si2H6을 이용한 경우를 예로 본 발명을 설명했지만, 예를 들면, 아미노기를 포함하는 실란, Si4H10 등의 고차 실란이라도 좋다. 예를 들면, 아미노기를 포함하는 실란을 이용한 경우, Si막의 성장에 대하여 인큐베이션 타임을 저감하거나, 표면 러프니스를 개선할 수 있다. 또한, 상기 실시 형태에서는, 자연 산화막 제거용 가스로서, 암모니아와 HF를 이용한 경우를 예로 본 발명을 설명했지만, 홈(53) 저부의 자연 산화막을 제거 가능하면, 예를 들면, 암모니아와 NF3 등의 각종의 가스를 이용해도 좋다.
상기 실시 형태에서는, 열처리 장치로서, 이중관 구조의 배치식 종형 열처리 장치를 이용한 경우를 예로 본 발명을 설명했지만, 예를 들면, 본 발명을 단관 구조의 배치식 열처리 장치에 적용하는 것도 가능하다.
본 발명의 실시 형태에 따른 제어부(100)는, 전용의 시스템에 의하지 않고, 통상의 컴퓨터 시스템을 이용하여 실현 가능하다. 예를 들면, 범용 컴퓨터에, 전술의 처리를 실행하기 위한 프로그램을 격납한 기록 매체(플렉시블 디스크, CD-ROM 등)로부터 당해 프로그램을 인스톨함으로써, 전술의 처리를 실행하는 제어부(100)를 구성할 수 있다.
그리고, 이들 프로그램을 공급하기 위한 수단은 임의이다. 전술한 바와 같이 소정의 기록 매체를 개재하여 공급할 수 있는 것 외에, 예를 들면, 통신 회선, 통신 네트워크, 통신 시스템 등을 개재하여 공급해도 좋다. 이 경우, 예를 들면, 통신 네트워크의 게시판(BBS)에 당해 프로그램을 게시하고, 이를 네트워크를 개재하여 반송파에 중첩하여 제공해도 좋다. 그리고, 이와 같이 제공된 프로그램을 기동하여, OS의 제어하에서, 다른 애플리케이션 프로그램과 동일하게 실행함으로써, 전술의 처리를 실행할 수 있다.
본 발명은, 실리콘막의 형성 방법 및 그 형성 장치에 유용하다.
1 : 열처리 장치
2 : 반응관
3 : 내관
4 : 외관
5 : 매니폴드
6 : 지지 링
7 : 덮개체
8 : 보트 엘리베이터
9 : 웨이퍼 보트
10 : 반도체 웨이퍼
11 : 단열체
12 : 승온용 히터
13 : 처리 가스 도입관
14 : 배기구
15 : 퍼지 가스 공급관
16 : 배기관
17 : 밸브
18 : 진공 펌프
100 : 제어부
111 : 레시피 기억부
112 : ROM
113 : RAM
114 : I/O 포트
115 : CPU
116 : 버스
121 : 조작 패널
122 : 온도 센서
123 : 압력계
124 : 히터 컨트롤러
125 : MFC 제어부
126 : 밸브 제어부

Claims (12)

  1. 표면에 홈이 형성된 피(被)처리체의 홈에 실리콘막을 형성하는 실리콘막의 형성 방법으로서,
    상기 피처리체의 홈을 매입하도록 불순물로 도프되어 있지 않은 논 도프 실리콘막을 성막하는 제1 성막 공정과,
    상기 제1 성막 공정으로 성막된 논 도프 실리콘막을 에칭하는 에칭 공정과,
    상기 에칭 공정으로 에칭된 논 도프 실리콘막을 불순물로 도프하는 도프 공정과,
    상기 도프 공정으로 도프된 실리콘막을 매입하도록, 불순물이 도프된 실리콘막을 성막하는 제2 성막 공정을 구비하는 것을 특징으로 하는 실리콘막의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 성막 공정에서는, 개구부를 갖도록, 논 도프 실리콘막을 성막하고,
    상기 에칭 공정에서는, 상기 논 도프 실리콘막의 개구부를 넓히도록, 당해 논 도프 실리콘막을 에칭하고,
    상기 도프 공정에서는, 개구부가 넓혀진 논 도프 실리콘막을 불순물로 도프하고,
    상기 제2 성막 공정에서는, 도프된 실리콘막의 개구부를 매입하도록, 불순물이 도프된 실리콘막을 성막하는 것을 특징으로 하는 실리콘막의 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 피처리체의 표면에 시드층을 형성하는 시드층 형성 공정을 추가로 구비하고,
    상기 제1 성막 공정에서는, 상기 시드층 상에 논 도프 실리콘막을 성막하는 것을 특징으로 하는 실리콘막의 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 피처리체의 홈의 저부에 형성된 자연 산화막을 제거하는 자연 산화막 제거 공정을 추가로 구비하는 것을 특징으로 하는 실리콘막의 형성 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 도프 공정으로 도프하는 불순물 및, 상기 제2 성막 공정으로 성막하는 실리콘막에 도프되어 있는 불순물은, P 또는 B를 포함하는 불순물과, C, O, N으로부터 선택되는 1개 이상의 불순물을 갖는 것을 특징으로 하는 실리콘막의 형성 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 성막 공정, 상기 에칭 공정 및, 도프 공정을 복수회 반복한 후, 상기 제2 성막 공정을 실행하는 것을 특징으로 하는 실리콘막의 형성 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    반응실 내에 상기 피처리체가 수용된 상태로, 상기 제1 성막 공정, 상기 에칭 공정, 도프 공정 및, 상기 제2 성막 공정을 연속하여 행하는 것을 특징으로 하는 실리콘막의 형성 방법.
  8. 표면에 홈이 형성된 피처리체의 홈에 실리콘막을 형성하는 실리콘막의 형성 장치로서,
    상기 피처리체의 홈을 매입하도록 불순물로 도프되어 있지 않은 논 도프 실리콘막을 성막하는 제1 성막 수단과,
    상기 제1 성막 수단으로 성막된 논 도프 실리콘막을 에칭하는 에칭 수단과,
    상기 에칭 수단으로 에칭된 논 도프 실리콘막을 불순물로 도프하는 도프 수단과,
    상기 도프 수단으로 도프된 실리콘막을 매입하도록, 불순물이 도프된 실리콘막을 성막하는 제2 성막 수단을 구비하는 것을 특징으로 하는 실리콘막의 형성 장치.
  9. 제8항에 있어서,
    상기 제1 성막 수단은, 개구부를 갖도록, 논 도프 실리콘막을 성막하고,
    상기 에칭 수단은, 상기 논 도프 실리콘막의 개구부를 넓히도록, 당해 논 도프 실리콘막을 에칭하고,
    상기 도프 수단은, 개구부가 넓혀진 논 도프 실리콘막을 불순물로 도프하고,
    상기 제2 성막 수단은, 도프된 실리콘막의 개구부를 매입하도록, 불순물이 도프된 실리콘막을 성막하는 것을 특징으로 하는 실리콘막의 형성 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 피처리체의 표면에 시드층을 형성하는 시드층 형성 수단을 추가로 구비하고,
    상기 제1 성막 수단은, 상기 시드층 상에 논 도프 실리콘막을 성막하는 것을 특징으로 하는 실리콘막의 형성 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 피처리체의 홈의 저부에 형성된 자연 산화막을 제거하는 자연 산화막 제거 수단을 추가로 구비하는 것을 특징으로 하는 실리콘막의 형성 장치.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 도프 수단으로 도프하는 불순물 및, 상기 제2 성막 수단으로 성막하는 실리콘막에 도프되어 있는 불순물은, P 또는 B를 포함하는 불순물과, C, O, N으로부터 선택되는 1개 이상의 불순물을 갖는 것을 특징으로 하는 실리콘막의 형성 장치.
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