JP4029559B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板に対して埋め込みゲート構造(トレンチゲート構造)や絶縁分離構造或いは多結晶シリコンプラグなどに必要な溝を形成するようにした半導体装置の製造方法に関する。
【0002】
【発明が解決しようとする課題】
近年では、各種半導体装置の集積度の向上に伴い、溝(トレンチ)を用いた種々の構造が提案されており、例えば電圧制御型の電力用半導体装置においても、低オン抵抗化・低オン電圧化のために溝による埋め込みゲート(トレンチゲート)を用いた構造が提案されている。従来より、パワ−MOSFET、IGBTなどのようなMOS構造を内蔵する電力用半導体装置において、トレンチゲート構造を設ける場合には、例えば図11に示すような製造方法が採られていた。
【0003】
即ち、図11は、半導体装置の製造工程の一部を模式的に示すもので、半導体基板としてのシリコン基板101上には、マスク材を成膜するマスク材形成工程(a)、そのマスク材をレジスト102を用いてパターニングするマスク材開口工程(b)を順次実行することによって、所定位置に所定形状の開口部103aを備えたエッチング用のマスク103が形成される。次いで、レジスト102を除去(アッシング)した後に、マスク103を利用した溝形成工程(c)において、シリコン基板101に対し厚さ方向の異方性エッチングを行うことにより溝(トレンチ)104を形成すると同時に、その異方性エッチングにより発生した重合生成物を除去する。
【0004】
この異方性エッチング後には、溝104の形状改善及びシリコン基板101表面のエッチングダメージ層の除去などを目的とした犠牲酸化膜形成・除去工程及び前記マスク103の除去を目的としたマスク除去工程(d)を実行する。さらに、この状態から、溝104の内壁面を含むシリコン基板101の表面に熱酸化などの処理により絶縁膜105を成膜する絶縁膜形成工程(e)を実行する。
【0005】
そして、例えばCVD装置によりシリコン基板101上に多結晶シリコン膜106を成膜する多結晶シリコン堆積工程(f)を実行して、溝104の内部に多結晶シリコンを充填した状態とし、この状態から多結晶シリコン膜106をエッチバックして平坦化するというエッチング工程(g)を実行し、最終的に溝104内に充填された状態の多結晶シリコン埋め込み層107を得る。
【0006】
このように、溝104の内部に多結晶シリコンを充填して多結晶シリコン埋め込み層107を形成する場合、その多結晶シリコン埋め込み層107中に所謂 “す”(ボイド)が発生する事態を防止することが良好な電気的特性を得る上で必要となる。このため、従来より、溝104の形状を何らかの方法で改善し、その溝104内への多結晶シリコンの充填時に“す”が発生する事態を抑止することが図られていた。
【0007】
しかしながら、シリコン基板101全体での溝104の形状の改善を行うことは難しく、また、溝104の内部においては、その開口部付近での多結晶シリコンの堆積速度が溝104内の側壁部における堆積速度よりも速いため、図12に示すように溝104の内部で“す”108が発生する可能性が高くなり、これが溝104内に充填された多結晶シリコン埋め込み層107を利用して形成されるトレンチゲートの信頼性を著しく劣化させるという問題点があった。
【0008】
また、溝104内の多結晶シリコン埋め込み層107の不純物濃度を高めた状態とする場合、従来では、溝104内に充填される多結晶シリコン(多結晶シリコン膜106)中の不純物濃度を、不純物添加ガスの流量調整により制御するという方法が採られている。ところが、このような方法で多結晶シリコン中の不純物濃度を制御すると、不純物濃度がばらつくため抵抗値のばらつきが大きくなり、溝104を利用して形成されるトレンチゲートの信頼性がこの面からも劣化することになる。さらに、上記方法では、溝104内に充填される多結晶シリコン、つまり不純物濃度が高められた状態の多結晶シリコン埋め込み層107が単層構造とされることになるため、溝104内に形成された絶縁膜105への不純物の析出が起こり、この面からもトレンチゲートの信頼性を著しく劣化させるという問題点があった。
【0009】
そこで、本発明の目的は、半導体基板に形成した溝内に多結晶シリコンを充填するときに溝内部で“す”が発生することを抑止できて、半導体装置としての信頼性向上を実現できると共に、溝内に充填された多結晶シリコンに不純物を導入する場合にその不純物濃度のばらつきを抑制することが可能になるなどの効果を奏する半導体装置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】
請求項1記載の半導体装置の製造方法によれば、半導体基板に対し厚さ方向の異方性エッチングを行うことにより溝を形成する工程の実行後に、その溝の内壁面に絶縁膜を形成する工程が行われ、この状態から、半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧CVD装置を使用した堆積法により0.5nm/sec 以下の成膜速度で成膜する工程が行われるのに応じて溝内に多結晶シリコンが充填された状態となる。このように溝内に多結晶シリコンを減圧雰囲気で充填する際に、上記多結晶シリコン堆積膜の成膜速度が0.5nm/sec 以下であった場合には、溝の開口部付近における多結晶シリコンの堆積速度と、溝の側壁部における多結晶シリコンの堆積速度とがほぼ同程度となる。この結果、溝内部における多結晶シリコンのステップカバレージが比較的良くなり、従来の製造方法で問題となっていた溝内部の多結晶シリコンでの“す”の発生を抑止することができる。従って、内壁面に絶縁膜が成膜された溝の内部に充填された多結晶シリコンを埋め込みゲート構造(トレンチゲート構造)や絶縁分離構造などに使用した場合に、その信頼性ひいては半導体装置の信頼性が向上するようになる。しかも、多結晶シリコン堆積膜が燐、硼素、砒素のいずれかの不純物を含む状態となっているから、溝内に充填された多結晶シリコンを利用してゲート電極或いは多結晶シリコンプラグなどを容易に構成できるようになる。
【0011】
この場合、請求項2記載の製造方法によれば、溝の内壁面に絶縁膜を形成する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程が実行されるから、溝の形状改善並びに半導体基板表面のエッチングダメージ層の除去などを図り得るようになって半導体装置の品質向上に寄与できるようになる。
【0012】
また、請求項3記載の製造方法によれば、溝の内壁面に絶縁膜を形成する工程に先立って、湿式または乾式エッチング処理工程が行われて、溝の形状改善やエッチングダメージ層の除去などが行われるから、半導体装置の品質向上に寄与できるようになる。
【0013】
請求項4記載の製造方法によれば、半導体基板に対し厚さ方向の異方性エッチングを行うことにより溝を形成する工程の実行後において、その溝の内壁面に絶縁膜を形成することなく、半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧CVD装置を使用した堆積法により0.5nm/sec 以下の成膜速度で成膜する工程が行われるのに応じて溝内に多結晶シリコンが充填された状態(多結晶シリコンと半導体基板とが直接的に接触された状態)となる。このように溝内に多結晶シリコンを減圧雰囲気で充填する際に、上記多結晶シリコン堆積膜の成膜速度が0.5nm/sec 以下であった場合には、溝の開口部付近における多結晶シリコンの堆積速度と、溝の側壁部における多結晶シリコンの堆積速度とがほぼ同程度となる。この結果、溝内部における多結晶シリコンのステップカバレージが比較的良くなり、従来の製造方法で問題となっていた溝内部の多結晶シリコンでの“す”の発生を抑止することができる。従って、内壁面に絶縁膜が成膜されていない溝の内部に充填された多結晶シリコンを、小電流素子用の多結晶シリコンプラグなどに使用した場合に、その信頼性ひいては半導体装置の信頼性が向上するようになる。しかも、多結晶シリコン堆積膜が燐、硼素、砒素のいずれかの不純物を含む状態となっているから、溝内に充填された多結晶シリコンを利用してゲート電極或いは多結晶シリコンプラグなどを容易に構成できるようになる。
【0014】
この場合、請求項5記載の製造方法によれば、溝内に多結晶シリコンを充填する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程が実行されるから、溝の形状改善並びに半導体基板表面のエッチングダメージ層の除去などを図り得るようになって半導体装置の品質向上に寄与できるようになる。
【0015】
また、請求項6記載の製造方法によれば、溝内に多結晶シリコンを充填する工程に先立って、湿式または乾式エッチング処理工程が行われて、溝の形状改善やエッチングダメージ層の除去などが行われるから、半導体装置の品質向上に寄与できるようになる。
【0016】
請求項7記載の製造方法によれば、異方性エッチングにより溝を形成する工程後に、その異方性エッチングにより発生した重合生成物を除去する工程が行われるから、溝内に多結晶シリコン以外の異物が充填された状態になる恐れがなくなり、この面からも半導体装置の品質向上に寄与できる。
【0017】
請求項8記載の製造方法によれば、請求項3或いは6記載の製造方法のように、溝形状の改善などのために湿式または乾式エッチング処理工程を行う場合に、異方性エッチング処理により形成される溝の開口部の形状が長尺状(開口部形状の縦寸法と横寸法との比が大きい形状)となるので、湿式エッチング処理のためのエッチング液として、半導体基板の面方位によってエッチング速度が異なるもの(例えばフッ酸及び硝酸の混合液)、また、乾式エッチング処理として例えばCDE(Chemical Dry Etching)を利用すれば、そのエッチング速度の面方位依存性を有効に利用して溝開口部と溝底部とにテーパ部を形成できるなど、溝形状の改善を効果的に図り得るようになる。
【0019】
請求項9記載の製造方法のように、多結晶シリコン堆積膜の成膜温度が600℃以下であった場合には、その成膜速度を0.5nm/sec 以下に抑制できるものであり、溝内部の多結晶シリコンでの“す”の発生を抑止できるようになる。
【0021】
請求項10記載の製造方法によれば、多結晶シリコン堆積膜を、不純物を含まない多結晶シリコン層と不純物を含む多結晶シリコン層との複層構造とする場合に、その不純物が溝の内壁面に対し悪影響を及ぼす事態を未然に防止できるようになる。
【0022】
請求項11記載の製造方法のように、最初に成膜される不純物を含まない多結晶シリコン層の膜厚が溝の開口幅の1/3以下とされた場合には、その不純物を含まない多結晶シリコン層が溝内を埋め尽くしてしまう事態、つまり、その後に成膜される不純物を含んだ多結晶シリコン層が溝の内部に堆積されなくなる事態を招く恐れがなくなる。従って、溝内部に不純物を含んだ多結晶シリコンを確実に充填できるようになる。
【0023】
請求項12記載の製造方法によれば、多結晶シリコン堆積膜を構成する不純物を含まない多結晶シリコン層及び不純物を含む多結晶シリコン層は、その成膜途中において大気に曝すことなく連続的に成膜される構成となっているから、自然酸化膜が形成されたり大気中の塵が積層界面に付着するなどの懸念がなくなり、その多結晶シリコン堆積膜の品質向上を実現できる。
【0024】
請求項13記載の製造方法によれば、複層構造の多結晶シリコン堆積膜の成膜後に熱処理が行われて、不純物を含む多結晶シリコン中から不純物を含まない多結晶シリコン中へ不純物が十分に拡散されるようになり、このような拡散が行われた場合には、溝内部における多結晶シリコン中の不純物濃度のばらつきを小さく抑制することができて、溝内部の抵抗値を均一化できるようになる。
【0025】
【発明の実施の形態】
以下、本発明の一実施例について図1ないし図10を参照しながら説明する。半導体装置の製造工程の一部を模式的に示す図1において、シリコン基板1(半導体基板に相当)上には、マスク材(例えば厚いシリコン酸化膜)を成膜するマスク材形成工程(a)、そのマスク材をレジスト2を用いてパターニングするマスク材開口工程(b)を順次実行することによって、所定位置に所定形状の開口部3aを備えたエッチング処理用マスク3が形成される。次いで、レジスト2を除去(アッシング)した後に、マスク3を利用した溝形成工程(c)において、シリコン基板1に対し厚さ方向の異方性エッチング処理を施すことにより溝(トレンチ)4を形成すると同時に、その異方性エッチングにより発生した重合生成物を除去する。このとき、上記溝4は、例えばシリコン基板1の表面における開口部の形状が長尺状(開口部形状の縦寸法と横寸法との比が大きい形状)をなすように形成される。
【0026】
この異方性エッチング後には、溝4の形状改善及びシリコン基板1表面のエッチングダメージ層の除去などを目的とした犠牲酸化膜形成・除去工程及び前記マスク3の除去を目的としたマスク除去工程(d)を実行する。この場合、上記犠牲酸化膜は例えば1150℃のドライ酸素雰囲気で25分の熱酸化を行うことにより熱酸化膜として形成し、その除去は例えば希フッ酸液を使用して行う。
【0027】
さらに、この状態から、溝4の内壁面を含むシリコン基板1の表面に、例えば950℃/80分の熱酸化処理を施すことにより絶縁膜5を成膜する絶縁膜形成工程(e)を実行する。
【0028】
そして、この後には、減圧CVD装置を使用した多結晶シリコン堆積工程(f)、(g)、(h)を3段階に別けて連続的に実行することにより、シリコン基板1上に多結晶シリコン層6a、6b、6cを順次成膜して多結晶シリコン堆積膜6を形成し、以て溝4の内部に多結晶シリコンを充填する。
【0029】
即ち、最初に行われる多結晶シリコン堆積工程(f)では、不純物を含まない多結晶シリコン層6aを成膜し、次の多結晶シリコン堆積工程(g)では、例えば燐、硼素、砒素のいずれかの不純物を含む添加ガスを導入することにより、不純物を含んだ状態の多結晶シリコン層6bを成膜するものであり、溝4内は、不純物を含まない多結晶シリコン層6aと不純物を含んだ多結晶シリコン層6bとにより埋められた状態となる。ここで、上記不純物を含む多結晶シリコン層6bの成膜時に導入される不純物添加ガスとしては、例えばPH3 が使用されるものであり、その添加ガスの流量は例えば40sccm(standard cubic centimeter per minute)に設定する構成としている。そして、最後の多結晶シリコン堆積工程(h)では、不純物を含まない多結晶シリコン層6cを成膜する。
【0030】
この場合、多結晶シリコン堆積工程(f)、(g)、(h)においては、上記多結晶シリコン層6a、6b、6cを大気に曝すことなく連続的に成膜する。また、最終的に多結晶シリコン層6cを成膜した後には、熱処理を行うことにより、多結晶シリコン層6b中の不純物を多結晶シリコン6a及び6c中に十分拡散させる。尚、この熱処理時において、多結晶シリコン層6b中の不純物が溝4の内部で均一に拡散された状態とするために、先に成膜する不純物を含まない多結晶シリコン層6aの膜厚(溝4内部分の膜厚)が、充填しようする溝4の幅の約1/3以下となるように調整する。
【0031】
ここで、少なくとも、溝4内に充填された状態となる多結晶シリコン層6a及び6bを成膜するための多結晶シリコン堆積工程(f)、(g)においては、成膜温度、圧力、添加ガス流量などの条件を適宜に選択することにより、その成膜速度が0.5nm/sec 以下となるように調整される。具体的には、図2には、多結晶シリコンを成膜する際の成膜温度、圧力、原材料ガスの種類及び流量の条件と、その多結晶シリコンの成膜速度との関係を実測した結果の一例が示されており、このような関係を参照して、少なくとも多結晶シリコン堆積工程(f)、(g)における成膜速度が0.5nm/sec 以下となるように成膜温度、圧力、ガス流量などの条件を選択する。本実施例では、多結晶シリコン堆積工程(f)、(g)、(h)での原材料ガスとしてSiH4 を使用すると共に、成膜温度を600℃以下である例えば580℃に設定することにより、成膜速度が0.5nm/sec 以下となるようにしている。
【0032】
上記のような多結晶シリコン堆積工程(f)、(g)、(h)を実行して溝4の内部に多結晶シリコンを充填すると共に、多結晶シリコン層6b中の不純物を多結晶シリコン6a及び6c中に拡散するための熱処理を実行した後には、多結晶シリコン層6c、6b、6aをエッチバックして平坦化するというエッチング工程(i)を実行するものであり、これにより溝4内に充填され且つ不純物が拡散された状態の多結晶シリコン埋め込み層7を得る。そして、このような多結晶シリコン埋め込み層7は、電圧制御型の電力用半導体装置(パワ−MOSFET、IGBTなど)トレンチゲートやトレンチ型MOSキャパシタのゲート電極などとして使用できる。
【0033】
上記した本実施例による半導体装置の製造方法によれば、以下に述べるような作用・効果を奏することができる。
今、溝4の内部を多結晶シリコンにより充填するにあたり、多結晶シリコン堆積膜の成膜過程において、図3(a)に示すように溝4の開口部付近における多結晶シリコン膜PSの膜厚をTc、溝4内の側壁部における多結晶シリコン膜PSの膜厚をTdとしたとき、それらの膜厚比Td/Tcの値が小さくなると(膜厚Tcが相対的に大きくなると)、溝4の内部において“す(ボイド)”が発生しやすくなると考えられる。従って、理想的には、上記膜厚比Td/Tcが「1」、つまり、多結晶シリコン膜PSの各部の膜厚が均一になることが望ましい。しかし、実際には各部の膜厚にばらつきがでることが避けられないので、それを20%程度見込めば、膜厚比Td/Tcのしきい値は約「0.8」となる。この場合、上記膜厚比Td/Tcの値は、図3(b)に示す通り成膜速度の増加に伴って低下する傾向を示す。多結晶シリコン堆積膜PSの成膜速度が0.5nm/sec より速い条件下では、溝4の側壁部での多結晶シリコンの堆積速度に比べて、溝4の開口部付近における多結晶シリコンの堆積速度が速くなり、溝4の内部において“す”が発生しやすくなる。この逆に、多結晶シリコン堆積膜PSの成膜速度が0.5nm/sec 以下の条件下では、膜厚比Td/Tcは0.8〜0.9と比較的良好な値を示すものであり、この条件下において溝4の内部を多結晶シリコンにより充填すれば、従来の製造方法において問題であった溝4内部での“す”の発生を抑止することができる。
【0034】
また、多結晶シリコン堆積膜PSの成膜過程において、図4(a)に示すように溝4の周辺平坦部における多結晶シリコン堆積膜PSの膜厚をTa、溝4の底部における多結晶シリコン堆積膜PSの膜厚をTbとしたとき、それらの膜厚比膜厚比Tb/Taの値も“す”の発生に関与することになる。つまり、膜厚比Tb/Taの値が小さくなると(膜厚Taが相対的に大きくなると)、溝4の内部において“す(ボイド)”が発生しやすくなると考えられる。上記膜厚比Tb/Taの値は、図4(b)に示す通り成膜速度の増加に伴って低下する傾向を示す。多結晶シリコン堆積膜PSの成膜速度が0.5nm/sec 以下の条件下ではTb/Taは0.8〜0.9と比較的良好な値を示すものであり、この条件下において溝4の内部を多結晶シリコンにより充填すれば、溝4内部での“す”の発生抑止に効果がある。
因みに、成膜速度が0.5nm/sec 以下の条件下で多結晶シリコン堆積膜PSを成膜したときには、溝4部分の断面を走査型電子顕微鏡(SEM)で撮影した結果を示す図5のように、当該溝4の内部での“す”の発生が抑止される。尚、図5において、多結晶シリコン膜上の薄膜は、断面の撮影のために形成したSiO2 酸化膜である。
【0035】
さらに、成膜温度という観点で見てみると、前記図2に示すように、多結晶シリコン堆積膜の成膜温度がおよそ600℃以上の成膜温度条件下では、多結晶シリコン堆積膜の成膜速度が0.5nm/sec より大きくなる場合があり、溝4内部を多結晶シリコンにより充填する際に溝4内部において“す”が発生しやすくなる。逆に多結晶シリコン堆積膜の成膜温度が、600℃強以下の温度、望ましくは約600℃以下の温度であれば多結晶シリコンの成膜速度は0.5nm/sec 以下となり、上記の通り溝内部を多結晶シリコンにより充填する際に溝内部での“す”の発生を抑止することができる。
【0036】
ここで、本実施例の製造方法において、多結晶シリコン堆積膜6を構成する多結晶シリコン層6a、6b、6cの成膜にあたって検討したサンプルの形成条件を図6に示す。この図6中のサンプルA、B、C、D、E、Fは以下のような構成のものである。
A…溝を埋める多結晶シリコン堆積膜が単層構造の従来構成に相当し、その多結晶シリコン堆積膜は不純物を含んでいない。
B…溝を埋める多結晶シリコン堆積膜が単層構造の従来構成に相当し、その多結晶シリコン堆積膜は添加ガス(PH3 )による不純物である燐を含んでいる。
C…多結晶シリコン堆積膜を二層構造としたもので、第1層(下層)は不純物を含んでおらず、第2層(上層)は添加ガス(PH3 )による不純物である燐を含んでいる。
D…多結晶シリコン堆積膜を三層構造(本実施例と同等構造)としたもので、第1層(最下層)及び第3層(最上層)は不純物を含んでおらず、第2層(中間層)は添加ガス(PH3 )による不純物である燐を含んでいる(不純物濃度は本実施例と同じ)。
E…サンプルDと同様の三層構造(第2層の不純物濃度:不純物添加ガス量も同じ)のもので、サンプルDとは膜厚比が異なる。
F…サンプルDと同様の三層構造のものであるが、多結晶シリコン(多結晶シリコン埋め込み層)中の不純物濃度を、不純物添加ガス(PH3 )の流量調整によって目標値となるように制御する方法(従来の製造方法に相当)を採用したもので、ここでは第2層を成膜する際の不純物添加ガスの流量を20sccmに調整した例が示されている。
【0037】
尚、図6中の膜厚比とは、多結晶シリコン堆積膜が複数層構造の場合、全体の膜厚に対する各単位層の膜厚の比である。つまり、例えば、サンプルDにおいて、不純物を含んだ状態の第2層の多結晶シリコン堆積膜の膜厚は、第1層〜第3層の多結晶シリコン堆積膜の合算膜厚の70%であることを示しており、第1層及び第3層の不純物を含まない多結晶シリコン堆積膜の各膜厚は、それぞれ上記合算膜厚の15%であることを示している。また、サンプルC〜Fについては、熱処理を施すことにより、第2層の不純物を隣接する層(サンプルCについては第1層のみ)に拡散させている。
【0038】
図7には、サンプルA、D、Fについて多結晶シリコン堆積膜の膜厚分布を測定した結果が示されている。この図7において、多結晶シリコン堆積膜が単層構造とされたサンプルA、並びに多結晶シリコン堆積膜が三層構造とされたサンプルD、Fの膜厚均一性は、何れも10%以下と許容範囲内に収まるものであり、従って、本実施例のように多結晶シリコン層6a、6b、6cよりなる三層構造の多結晶シリコン堆積膜6を成膜すると共に、中間層の多結晶シリコン層6bのみが不純物を含む構成とした場合でも、その膜厚均一性について支障がないことが分かる。また、図7からは、第2層の多結晶シリコン層の不純物濃度(不純物添加ガス量)を変化させた場合でも、膜厚のばらつきを10%以内に抑え得ることが分かる。
【0039】
一方、多結晶シリコン堆積膜が単層構造の従来構成において、溝内に充填される多結晶シリコンの不純物濃度を不純物添加ガスの流量調整により制御する方法を採用した場合、その不純物濃度がばらついて抵抗値のばらつきが大きくなとなるという問題が存在することについては、『発明が解決しようとする課題』の項で説明した。これに対して、本実施例のように、多結晶シリコン堆積膜6a、6b、6cよりなる三層構造の多結晶シリコン堆積膜6を形成し、第2層(中間層)の多結晶シリコン層6bのみが燐、硼素、砒素のいずれかの不純物を含む状態とし、第1層及び第3層の多結晶シリコン層6a及び6cは不純物を含まない状態とした上で、それら多結晶シリコン層6a、6b、6cの成膜後に熱処理を行うことにより、多結晶シリコン層6b中の不純物を多結晶シリコン6a及び6c中に拡散させる構成とした場合には、溝4内に埋め込まれた多結晶シリコン(多結晶シリコン埋め込み層7)の抵抗値の均一性を高める上で有利になると考えられる。
【0040】
これに関連して、図8には、サンプルD、E、Fについて溝内に充填された多結晶シリコンの抵抗値について測定した結果が示されている。この図8において、サンプルDとサンプルF(これらは膜厚比が同じであるが、第2層のための不純物添加ガス量(不純物濃度)が相違する)との比較から、溝内に充填された多結晶シリコンの抵抗値の均一性に関して、サンプルFのように不純物添加ガス量を少なくした場合、抵抗値の均一性は約17%と工程的に分布を制御することができなかったのに対して、これより多い不純物添加ガス量(本実施例と同様の不純物添加ガス量)としたサンプルDにあっては、抵抗値の均一性を10%より小さいレベルまで低減できる。また、このサンプルDとサンプルE(これらは膜厚比のみが異なる)とを比較すると、不純物を含んだ状態の第2層の膜厚を相対的に小さくすれば、抵抗値の均一性を3%以下にさらに低減できるものであり、工程内で抵抗値の均一性を十分に制御することができる。
【0041】
溝内に充填した多結晶シリコンの不純物濃度制御に関して、図9にはサンプルC、D、E、Fについての不純物濃度計算値及び実測値が示されている。この図9において、従来の製造方法(溝内に充填された多結晶シリコン中の不純物濃度を、不純物添加ガス(PH3 )の流量調整によって制御する方法)を採用したサンプルFと、本実施例と同等構造のサンプルD、E及びこれに類似した構造(多結晶シリコン堆積膜が二層構造)のサンプルCとの比較から、従来の製造方法である不純物添加ガスの流量調整によって多結晶シリコン中の不純物濃度を制御したものと比べた場合、本実施例のように、多結晶シリコン堆積膜を不純物を含まない多結晶シリコン層と不純物を含む多結晶シリコン層とに構成すると共に、各多結晶シリコン層の膜厚比によって多結晶シリコン中の不純物濃度を制御したものの方が、計算で見積もった不純物濃度と実際の濃度との差が小さくなっており、不純物濃度を優位に制御することができる。
【0042】
さらに、本実施例のように、三層の多結晶シリコン層6a、6b、6cを積層する場合、最初に成膜する多結晶シリコン層6aを不純物を含まない状態とした場合には、溝4内に形成された絶縁膜6への不純物の析出を防ぐことができるから、溝4内に充填された多結晶シリコン埋め込み層107の信頼性を高めた半導体装置を製造することができる。
【0043】
また、本実施例では、最初に成膜する不純物を含まない多結晶シリコン層6aの膜厚(溝4内部分の膜厚)は、充填しようとする溝4の幅の約1/3以下となるように調整されているから、以下に述べるような効果を奏する。即ち、図10には、多結晶シリコン層6aの膜厚(溝4内部分の膜厚)と溝4の開口幅との比を、1/10、1/5、1/3、5/9とした各サンプル▲1▼、▲2▼、▲3▼、▲4▼での溝4部分の断面を走査型電子顕微鏡(SEM)で撮影した結果が示されている。尚、図10中の「SiO2 膜」は撮影用に形成したものである。この図10のように、多結晶シリコン層6aの膜厚(溝4内部分の膜厚)が充填しようとする溝4の幅の1/3より大きいサンプル▲4▼にあっては、最初に成膜する多結晶シリコン層6cが溝4内に十分に充填されてしまって、不純物を含んだ多結晶シリコン層6bが溝4の内部に堆積されなくなってしまい、溝4内部において燐、硼素、砒素などの不純物が拡散されなくなってしまう。これに対して、本実施例においては、このような不純物の未拡散という問題を招くことがなくなる。
【0044】
また、多結晶シリコン層6a、6b、6cを成膜する過程において、それらを大気曝露すると、自然酸化膜が形成されたり、大気中の塵が積層界面に付着するなどの懸念があるが、本実施例では、それら多結晶シリコンと、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層6a、6b、6cを成膜するための多結晶シリコン堆積工程(f)、(g)、(h)において、上記多結晶シリコン層6a、6b、6cを大気に曝すことなく連続的に成膜する構成となっているから、上記のような懸念を解消できることになる。
【0045】
さらに、本実施例によれば、上記のように多結晶シリコン層6a、6b、6cを成膜した後には、熱処理を行うことにより、多結晶シリコン層6b中の不純物を多結晶シリコン6a及び6c中に十分拡散させる構成となっているから、溝4内に充填された埋め込み多結晶シリコン埋め込み層7中の不純物濃度がばらつくことがなくなって、その抵抗値を均一にすることができる。
【0046】
尚、本発明は上記した実施例に限定されるものではなく、以下に述べるような変形、拡大が可能である。
上記実施例では、不純物が導入された状態の多結晶シリコン埋め込み層7を形成する構成としたが、このような不純物の導入を行わずに当該多結晶シリコン埋め込み層7を絶縁分離構造のためのトレンチとして利用することもできる。
【0047】
また、上記実施例では、シリコン基板1に形成した溝4の内壁面に絶縁膜5を形成する工程を行った後に、多結晶シリコン堆積膜6を約0.5nm/sec 以下の成膜速度で成膜して溝4内に多結晶シリコンを充填する多結晶シリコン堆積工程を行う構成としたが、溝4を形成した後に、当該溝4の内壁面に絶縁膜を形成することなく、シリコン基板1の表面側に多結晶シリコン堆積膜を約0.5nm/sec 以下の成膜速度で成膜して溝4内に多結晶シリコンを充填する多結晶シリコン堆積工程を行う構成としても良い。このように構成した場合には、溝4内に充填された多結晶シリコンがシリコン基板1と直接的に接触された状態となるから、溝4内の多結晶シリコンに上記実施例のように不純物を導入すれば、その多結晶シリコンをメモリデバイスのような小電流素子用の多結晶シリコンプラグなどに利用できるようになる。勿論、この場合にも溝4内の多結晶シリコンでの “す”の発生を抑止できるから、その信頼性ひいては半導体装置の信頼性が向上するようになる。
【0048】
上記実施例では、溝4の形状改善並びにシリコン基板1表面のエッチングダメージ層の除去などを目的として、シリコン基板1の表面に犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程を実行する構成としたが、これに代えて、例えばフッ酸及び硝酸の混合液などを使用した湿式エッチング処理工程、または、CDEを使用した乾式エッチング処理工程を行うことにより溝4の形状改善やエッチングダメージ層の除去などを行う構成としても良い。特に、フッ酸及び硝酸の混合液を使用する場合、シリコン基板1の面方位によってエッチング速度が異なるという特性があるから、溝4の開口部の形状が長尺状(開口部形状の縦寸法と横寸法との比が大きい形状)とされていたときには、上記エッチング速度の面方位依存性を有効に利用して溝4の開口部と溝4の底部とにテーパ部を形成できるなど、溝形状の改善を効果的に図り得るようになる。
【0049】
上記実施例では、マスク3を利用した異方性エッチング処理によりシリコン基板1に溝4を形成した後において、溝4の形状改善及びシリコン基板1表面のエッチングダメージ層の除去などを目的とした犠牲酸化膜形成・除去工程を行った後にマスク3を除去するマスク除去工程を行う構成としたが、マスク除去工程後に犠牲酸化膜形成・除去工程を行う構成としても良い。
【図面の簡単な説明】
【図1】本発明の一実施例による半導体装置の製造方法を模式的に示す図
【図2】多結晶シリコンの成膜条件と成膜速度との関係を示す図
【図3】(a)製造工程の途中における要部の模式図、(b)多結晶シリコンの成膜速度と、溝内の側壁部及び溝の開口部付近における多結晶シリコン堆積膜の膜厚比との関係を示す図
【図4】(a)製造工程の途中における要部の模式図、(b)多結晶シリコンの成膜速度と、溝内の底部及び溝周辺の平坦部における多結晶シリコン堆積膜の膜厚比との関係を示す図
【図5】要部の断面を示す操作型電子微鏡写真
【図6】本実施例において検討したサンプルにおける多結晶シリコンの成膜条件などを示す図
【図7】所定のサンプルについての多結晶シリコン堆積膜の膜厚分布を測定した結果を示す図
【図8】所定のサンプルについての溝内に充填された多結晶シリコンの抵抗値を測定した結果を示す図
【図9】所定のサンプルについての実測不純物濃度と計算上不純物濃度を示す図
【図10】溝内に最初に成膜される多結晶シリコン層の膜厚と溝の開口幅との比を異ならせた複数のサンプルの各断面を示す走査型電子顕微鏡写真
【図11】従来の製造方法を示す図1相当図
【図12】製造途中における半導体装置の断面構造の一例を示す図
【符号の説明】
1はシリコン基板(半導体基板)、3はマスク、3aは開口部、4は溝、5は絶縁膜、6は多結晶シリコン堆積膜、6a、6b、6cは多結晶シリコン層、7は多結晶シリコン埋め込み層を示す。
Claims (13)
- 半導体基板上に所定形状の開口部を有した異方性エッチング処理用マスクを形成する工程と、
前記マスクを用いて前記半導体基板の厚さ方向に異方性エッチングを行うことにより溝を形成する工程と、
前記溝の内壁面に絶縁膜を形成する工程と、
前記半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧CVD装置を使用した堆積法により0.5nm/sec 以下の成膜速度で成膜することで前記溝内に多結晶シリコンを充填する工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体基板の製造方法において、
前記溝の内壁面に絶縁膜を形成する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程を実行することを特徴とする半導体基板の製造方法。 - 請求項1記載の半導体基板の製造方法において、
前記溝の内壁面に絶縁膜を形成する工程に先立って、当該溝の形状を改善すると共に前記異方性エッチング処理により発生したダメージ層を除去するための湿式または乾式エッチング処理工程を実行することを特徴とする半導体基板の製造方法。 - 半導体基板上に所定形状の開口部を有した異方性エッチング処理用マスクを形成する工程と、
前記マスクを用いて前記半導体基板の厚さ方向に異方性エッチングを行うことにより溝を形成する工程と、
前記半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧CVD装置を使用した堆積法により0.5nm/sec 以下の成膜速度で成膜することで前記溝内に多結晶シリコンを充填する工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体基板の製造方法において、
前記溝内に多結晶シリコンを充填する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程を実行することを特徴とする半導体基板の製造方法。 - 請求項4記載の半導体基板の製造方法において、
前記溝内に多結晶シリコンを充填する工程に先立って、当該溝の形状を改善すると共に前記異方性エッチング処理により発生したダメージ層を除去するための湿式または乾式エッチング処理工程を実行することを特徴とする半導体基板の製造方法。 - 請求項1ないし6のいずれかに記載の半導体基板の製造方法において、
前記異方性エッチングにより溝を形成する工程を行った後に、その異方性エッチングにより発生した重合生成物を除去する工程を行うことを特徴とする半導体基板の製造方法。 - 請求項3または6記載の半導体装置の製造方法において、
前記溝は、その開口部の形状が長尺状をなすように形成されることを特徴とする半導体装置の製造方法。 - 請求項1ないし8のいずれかに記載の半導体装置の製造方法において、
前記多結晶シリコン堆積膜の成膜温度が600℃以下であることを特徴とする半導体装置の製造方法。 - 請求項1ないし9のいずれかに記載の半導体装置の製造方法において、
前記多結晶シリコン堆積膜は、前記不純物を含まない多結晶シリコン層を成膜した後に前記不純物を含む多結晶シリコン層を成膜して形成されることを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記不純物を含まない多結晶シリコン層は、その膜厚が前記溝の開口幅の1/3以下となるように成膜されることを特徴とする半導体装置の製造方法。 - 請求項1ないし11のいずれかに記載の半導体装置の製造方法において、
不純物を含まない多結晶シリコン層と不純物を含む多結晶シリコン層との積層膜よりなる前記多結晶シリコン堆積膜は、成膜途中に大気に曝すことなく連続的に成膜されることを特徴とする半導体装置の製造方法。 - 請求項1ないし12のいずれかに記載の半導体装置の製造方法において、
前記多結晶シリコン堆積膜の成膜後に、前記不純物を含む多結晶シリコン層中の不純物を前記不純物を含まない多結晶シリコン層中に拡散させるための熱処理を行うことを特徴とする半導体装置の製造方法。
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