KR20060104879A - 채널길이를 증가시킨 반도체소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적화에 따른 채널의 길이 및 폭을 확보하면서도 이웃하는 트랜지스터간 깊은 펀치쓰루를 방지할 수 있는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 반도체 기판의 소정영역에 형성된 트렌치 및 상기 트렌치 아래의 제1리세스, 상기 트렌치와 제1리세스에 동시에 매립된 필드산화막(STI+LOI 병합), 상기 필드산화막에 의해 정의되며 제1지역과 상기 제1지역에 비해 단차가 낮은 제2지역의 제2리세스를 갖는 활성영역, 및 상기 제1지역과 제2지역의 경계지역 상부에 형성되되, 일측면은 상기 제1지역의 표면까지 연장되고 타측면은 상기 제2지역의 표면까지 연장되어 스텝 구조를 갖는 스텝게이트(SG)를 포함한다.
STI, LOI, STAR, RCAT, 리세스, 채널길이

Description

채널길이를 증가시킨 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE INCREASED CHANNEL LENGTH AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 플라나형 nMOSFET를 갖는 반도체소자의 구조를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 반도체소자의 구조를 도시한 도면,
도 3a 내지 도 3f는 도 2에 도시된 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 제2실시예에 따른 반도체소자의 구조를 도시한 도면,
도 5a 내지 도 5f는 도 4에 도시된 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 6은 LOI 구조를 채택하지 않은 STAR 구조 셀과 종래기술의 플라나 구조 셀의 워드라인 캐패시턴스를 비교한 도면,
도 7은 LOI 구조를 채택한 STAR 구조의 셀과 종래기술의 플라나 구조 셀의 워드라인 캐패시턴스를 비교한 도면,
도 8a 내지 도 8c는 각 소자별 펀치쓰루 특성을 비교한 도면,
도 9a 및 도 9b는 각 소자별 SNC/N- 콘택저항을 비교한 도면,
도 10은 LOI 구조를 채택하지 않은 RCAT 셀과 종래기술의 플라나 셀의 워드라인 캐패시턴스를 비교한 도면,
도 11은 LOI 구조를 채택한 RCAT 셀과 종래기술의 플라나 셀의 워드라인 캐패시턴스를 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : 제1반사방지막
25 : STI 마스크 26 : 트렌치
27 : 스페이서 28 : 제1리세스
29 : 리세스산화막 30 : 필드산화막
31 : 제2반사방지막 32 : STAR 마스크
33 : 제2리세스 34 : 게이트산화막
35 : 게이트전극 35 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 채널길이를 증가시킬 수 있는 반도체소자 및 그의 제조 방법에 관한 것이다.
일반적으로 플라나형 nMOSFET를 갖는 DRAM 셀 구조에서는 디자인룰이 감소할수록 채널의 보론농도 증가에 따른 전계(Electric field) 증가로 리프레시타임(Refresh time) 확보가 어렵다.
최근에는 DRAM 소자가 점점 고집적화되어 70nm 이하 기술이 개발됨에 따라서 선폭(feature size)이 감소되고 기판에 대한 도핑농도가 증가하여 소자의 전계가 증가되고 접합누설이 증가하는 문제점이 대두되고 있다.
또한 채널길이 및 폭이 제한되고 채널도핑의 증가로 전자의 이동도가 감소되어 충분한 채널전류를 확보하는 것도 점점 어려워지고 있다.
도 1은 종래기술에 따른 플라나형 nMOSFET를 갖는 반도체소자의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)의 소정영역에 STI(Shallow Trench Isolation) 공정을 통해 필드산화막(12)이 형성되고, 반도체기판(11)의 활성영역 상에 게이트산화막(13)이 형성되며, 게이트산화막(13) 상에 게이트전극(14)과 게이트하드마스크(15)의 순서로 적층된 플라나형 게이트(Planar type gate, PG)가 형성된다. 그리고, 플라나형 게이트 양쪽의 반도체 기판(11) 내에 N형 소스/드레인영역(16)이 형성된다.
전술한 바와 같이, 종래기술은 반도체기판(11)의 평탄한 표면 상부에 플라나형 게이트가 형성되고 있어 플라나형 nMOSFET를 갖는다.
그러나, 종래기술의 플라나 형태의 트랜지스터 구조로는 고집적화에 대응하여 채널(CH)의 길이 및 폭을 확보하는데 한계가 있어 숏채널효과(Short channel effect)를 방지하기 어렵다.
그리고, 종래기술은 STI 공정을 통해 필드산화막(12)을 형성하고 있으나, 이러한 필드산화막(12)으로는 이웃한 트랜지스터간 깊은 펀치쓰루(Deep punch through)를 방지하기 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 고집적화에 따른 채널의 길이 및 폭을 확보하면서도 이웃하는 트랜지스터간 깊은 펀치쓰루를 방지할 수 있는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체 기판의 소정영역에 형성된 트렌치 및 상기 트렌치 아래의 제1리세스, 상기 트렌치와 제1리세스에 동시에 매립된 필드산화막, 상기 필드산화막에 의해 정의되며 제1지역과 상기 제1지역에 비해 단차가 낮은 제2지역의 제2리세스를 갖는 활성영역, 및 상기 제1지역과 제2지역의 경계지역 상부에 형성되되, 일측면은 상기 제1지역의 표면까지 연장되고 타측면은 상기 제2지역의 표면까지 연장되어 스텝 구조를 갖는 스텝게이트를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자는 반도체 기판의 소정영역에 형성된 트렌치 및 상기 트렌치 아래의 제1리세스에 동시에 매립된 필드산화막, 상기 필드산화막에 의 해 정의되며 소정 깊이의 제2리세스를 갖는 활성영역, 및 상기 제2리세스에 하부가 매립되고 상부는 상기 활성영역의 표면 위로 돌출되는 리세스게이트를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 소자분리영역과 활성영역이 정의된 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계, 상기 트렌치 아래에 양끝단이 상기 활성영역쪽으로 측면 연장되는 제1리세스를 형성하는 단계, 상기 제1리세스와 트렌치에 동시에 매립되는 필드산화막을 형성하는 단계, 상기 활성영역의 일부를 소정 깊이로 식각하여 제1지역과 상기 제1지역에 비해 단차가 낮은 제2지역을 제공하는 제2리세스를 형성하는 단계, 및 상기 제1지역과 제2지역의 경계지역 상부에 형성되되, 일측면은 상기 제1지역의 표면까지 연장되고 타측면은 상기 제2지역의 표면까지 연장되어 스텝 구조를 갖는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 소자분리영역과 활성영역이 정의된 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계, 상기 트렌치 아래에 양끝단이 상기 활성영역쪽으로 측면 연장되는 제1리세스를 형성하는 단계, 상기 제1리세스와 트렌치에 동시에 매립되는 필드산화막을 형성하는 단계, 상기 활성영역의 일부를 소정 깊이로 식각하여 제2리세스를 형성하는 단계, 및 상기 제2리세스에 하부가 매립되고 상부는 상기 활성영역의 표면 위로 돌출되는 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명의 제1실시예는 STAR(STep gated Asymmetry Recess) 구조와LOI(Local Oxidation Isolation) 구조를 병합한 반도체소자의 제조 방법에 관한 것이다.
도 2는 본 발명의 제1실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 제1실시예에 따른 반도체소자는 반도체 기판(21)의 소정영역에 형성된 트렌치(26) 및 트렌치(26) 아래의 제1리세스(28)에 동시에 매립된 필드산화막(30), 필드산화막(30)에 의해 정의되며 제1지역(21a)과 제1지역(21a)에 비해 단차가 낮은 제2지역(21b)의 제2리세스(33)를 갖는 활성영역, 제1지역(21a)과 제2지역(21b)의 경계지역 상부에 형성되되 일측면은 제1지역(21a)의 표면까지 연장되고 타측면은 제2지역(21b)의 표면까지 연장되어 스텝 구조를 갖는 스텝게이트(SG)를 포함한다.
도 2에서, 스텝게이트(SG)는 게이트산화막(34), 게이트전극(35) 및 게이트하드마스크(36)의 순서로 적층된 구조를 갖고, 갭필산화막(30)이 매립된 트렌치(26)의 양측벽에는 스페이서(27)가 형성되고, 트렌치(26) 아래의 제1리세스(28)의 표면에는 리세스산화막(29)이 형성되어 있다.
도 2와 같은 반도체소자에서 소자분리구조를 형성하는 필드산화막(30)이 STI에 의한 트렌치(26)와 LOI(Local Oxidation Isolation) 공정에 의한 제1리세스(28) 에 동시에 매립된 구조를 가져 이웃하는 트랜지스터간 깊은 펀치쓰루를 방지하면서 기생캐패시턴스를 감소시킬 수 있다.
그리고, 스텝게이트(SG)에 의해 정의되는 채널(이하, '스텝채널'이라고 약칭함)은 플라나형 트랜지스터의 채널 길이에 비해 더 늘어난다. 즉, 플라나형 트랜지스터의 채널길이가 'CH1'이라고 하면, 제1실시예에 따른 트랜지스터의 채널길이는 'CH2'가 되고, 'CH2'는 'CH1'에 비해 제2리세스(33)의 깊이만큼 더 길다. 이처럼 채널길이를 길게하므로써 숏채널효과를 방지한다.
도 3a 내지 도 3f는 도 2에 도시된 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 패드질화막(23) 상에 유기물질인 제1반사방지막(Organic Anti-Refective Coating layer, 24)을 형성한 후, 제1반사방지막(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STI 마스크(25)를 형성한다. 여기서, STI 마스크(25)로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용한다. 그리고, STI 마스크(25)는 평면적으로 바형(Bar type) 또는 T형(T type)으로 형성한다.
이어서, STI 마스크(25)를 식각장벽으로 제1반사방지막(24), 패드질화막(23), 패드산화막(22)을 차례로 식각하고, 연속해서 패드산화막(22) 식각후 노출된 반도체기판(21)을 소정깊이로 식각하여 소자 분리를 위한 트렌치(26)를 형성한다.
이때, 트렌치(26)의 깊이는 이후 진행되는 습식식각 및 산화를 고려하여 1000Å∼2000Å 깊이로 한다.
도 3b에 도시된 바와 같이, STI 마스크(25)를 스트립한다. 이때, STI 마스크(25)는 산소플라즈마를 이용하여 스트립하는데, STI 마스크(25)로 사용된 감광막과 유사하게 유기물질인 제1반사방지막(24)도 동시에 스트립된다.
이어서, 트렌치(26)의 측벽과 패드산화막/패드질화막(22/23)의 적층패턴의 측벽을 덮는 스페이서(27)를 형성한다.
이때, 스페이서(27)는 측벽산화, 라이너 질화막 증착 및 라이너산화 공정을 차례로 진행하여 측벽산화막, 라이너질화막 및 라이너산화막을 차례로 형성한 후, 전면식각을 이용한 스페이서 식각을 진행하여 형성한다. 따라서, 스페이서(27)는 측벽산화막, 라이너질화막 및 라이너산화막의 삼중층 구조(도시 생략)를 갖고, 스페이서식각을 통해 형성하므로 트렌치(26)의 바닥을 오픈시킨다.
도 3c에 도시된 바와 같이, 스페이서(27)를 식각장벽으로 하여 드러난 트렌치(26)의 바닥을 등방성식각하여 제1리세스(28)를 형성한다. 예컨대, 스페이서(27) 및 패드질화막(23)을 식각장벽으로 트렌치(26) 바닥을 HCl/H2의 혼합가스로 등방성식각하여 라운드(Round) 형상의 제1리세스(28)를 형성한다.
이때, 제1리세스(28)는 등방성식각을 통해 형성하므로 양끝단이 스페이서(27) 아래로 파고들어가는 즉, 측면식각(Lateral etch) 형태를 가져 트렌치(26) 아래에서 측면으로 연장된 라운드 형상의 반구 형태이다.
상기 제1리세스(28)를 형성하기 위한 식각공정은, 2torr∼200torr의 압력하에서 0.5분∼60분동안 HCl/H2의 유량은 0.1slm∼1slm/10∼50slm으로 하고 식각온도를 700℃∼1000℃로 하여 식각속도 및 식각프로파일을 조절하며, 식각전에 수소분위기에서 800℃∼1000℃로 전열처리(Pre-anneal)하여 표면의 이물질을 제거한다.
도 3d에 도시된 바와 같이, 제1리세스(28)의 표면을 습식산화시켜 리세스산화막(29)을 형성한다. 이때, 리세스산화막(29)은 제1리세스(28) 형성을 위한 식각공정시 플라즈마에 의해 초래된 스트레스로 인한 격자결함을 치유해주기 위한 것으로, 통상적으로 STI 공정에서 사용되는 측벽산화막(Wall oxide)과 동일한 역할을 수행한다.
전술한 바와 같이, 트렌치(26) 아래에 제1리세스(28)를 형성하고 리세스산화막(29)을 형성하는 공정을 'LOI(Local Oxidation Isolation) 공정'이라고 일컫는다.
다음으로, 제1리세스(28)와 트렌치(26)를 모두 매립하는 갭필산화막을 증착하고 CMP 공정을 진행하여 필드산화막(30)을 형성한다.
결국, 제1실시예는 필드산화막(30)을 형성하기 위한 소자분리구조 형성을 위해 STI 공정과 LOI 공정을 병합하여 진행하고 있다.
도 3e에 도시된 바와 같이, 패드질화막(23)을 인산(H3PO4) 용액을 이용하여 선택적으로 스트립한 후, 패드산화막(22)을 잔류시킨 상태에서 패드산화막(22)을 포함한 전면에 제2반사방지막(31)을 형성한다. 여기서, 제2반사방지막(31)은 유기물질로 형성한다.
이어서, 제2반사방지막(31) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STAR 마스크(32)를 형성한다. 여기서, STAR 마스크(32)로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용한다.
이어서, STAR 마스크(32)를 식각장벽으로 제2반사방지막(31)을 식각하고 연속해서 패드산화막(22)도 식각하여 반도체기판(21)의 표면을 오픈시킨다.
다음으로, STAR 마스크(32)를 식각장벽으로 패드산화막(22) 식각후 드러난 반도체 기판(21)을 소정 깊이로 식각하여 스텝채널을 위한 제2리세스(33)를 형성한다. 이때, 제2리세스(33)를 형성하기 위한 식각공정은 HBr/Cl2/O2의 혼합가스로 진행한다.
전술한 바와같이, 제2리세스(33)를 형성하면 반도체 기판(21)은 표면이 높은 제1지역(21a)과 제1지역(21a)에 비해 표면이 낮은 제2지역(21b)으로 구분되며, DRAM에서 제1지역(21a)은 비트라인이 연결될 활성영역이고 제2지역(21b)은 스토리지노드가 연결될 활성영역이 되어 활성영역은 비대칭 구조를 갖는다.
바람직하게, 제2리세스(33)의 깊이(d)는 200Å∼600Å 범위이다.
도 3f에 도시된 바와 같이, STAR 마스크(32)와 제2반사방지막(31)을 동시에 스트립하고, 연속해서 패드산화막(22)을 제거한다.
다음으로, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.
다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(34)을 형성한다. 이때, 게이트산화막(34)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.
이어서, 게이트산화막(34) 상에 게이트전극(35)과 게이트하드마스크(36)의 순서로 적층된 스텝게이트(Step gate, SG)를 형성한다. 여기서, 스텝게이트는 게이트전극(35)용 도전막과 게이트하드마스크(36)용 절연막을 적층한 후 게이트마스크 및 식각공정을 통해 형성한 것이다.
이와 같이, 스텝게이트(SG)는 서로 다른 단차를 갖는 제1지역(21a)과 제2지역(21b)에 일정 부분 걸쳐서 형성되므로 스텝게이트라고 일컫는다.
예를 들어, 스텝게이트의 일측면은 제2리세스(33)에 의해 단차가 낮아진 제2지역(21b)의 바닥에 이르고, 스텝게이트의 타측면은 제2리세스(33)에 의해 단차가 높은 제1지역(21a)의 표면에 이르러, 제1지역(21a)과 제2지역(21b)의 경계부분 상부에 형성되기 때문에, 스텝게이트는 플라나 형태가 아니라 스텝 구조를 갖는다.
상기 스텝게이트(SG)는 단차를 갖는 제1지역(21a)과 제2지역(21b) 모두에 걸 쳐서 형성되어 스텝 구조를 가지므로 스텝게이트(SG)에 의해 정의되는 채널(이하, '스텝채널'이라고 약칭함)은 플라나형 트랜지스터의 채널 길이에 비해 더 늘어난다.
즉, 플라나형 트랜지스터의 채널길이가 'CH1'이라고 하면, 제1실시예에 따른 트랜지스터의 채널길이는 'CH2'가 되고, 'CH2'는 'CH1'에 비해 제2리세스(33)의 깊이만큼 더 길다. 이처럼 채널길이를 길게하므로써 숏채널효과를 방지한다.
그리고, 제1실시예는 소자분리구조를 STI 공정과 LOI 공정을 병합하여 형성하므로써 이웃하는 트랜지스터간 깊은 펀치쓰루를 방지하면서 기생캐패시턴스를 감소시킬 수 있다.
후술하는 본 발명의 제2실시예는 RCAT(Recess Channel Array Transistor) 구조와 LOI(Local Oxidation Isolation) 구조를 병합한 반도체소자 및 그의 제조 방법에 관한 것이다.
도 4는 본 발명의 제2실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, 제2실시예에 따른 반도체소자는 반도체 기판(41)의 소정영역에 형성된 트렌치(46) 및 트렌치(46) 아래의 제1리세스(48)에 동시에 매립된 필드산화막(50), 필드산화막(50)에 의해 정의되며 소정 깊이의 제2리세스(53)를 갖는 활성영역, 및 제2리세스(53)에 하부가 매립되고 상부는 활성영역의 표면 위로 돌출되는 리세스게이트(RG)를 포함한다.
도 4에서, 리세스게이트(RG)는 게이트산화막(54), 게이트전극(55) 및 게이트하드마스크(66)의 순서로 적층된 구조를 갖고, 갭필산화막(50)이 매립된 트렌치 (46)의 양측벽에는 스페이서(47)가 형성되고, 트렌치(46) 아래의 제1리세스(48)의 표면에는 리세스산화막(49)이 형성되어 있다.
도 2와 같은 반도체소자에서 소자분리구조를 형성하는 필드산화막(50)이 STI에 의한 트렌치(46)와 LOI(Local Oxidation Isolation) 공정에 의한 제1리세스(48)에 동시에 매립된 구조를 가져 이웃하는 트랜지스터간 깊은 펀치쓰루를 방지하면서 기생캐패시턴스를 감소시킬 수 있다.
그리고, 리세스게이트(RG)가 제2리세스(53)에 일부 매립되는 형태를 가지므로 리세스게이트(RG)에 의해 정의되는 채널(이하, '리세스채널'이라고 약칭함)은 플라나형 트랜지스터의 채널 길이에 비해 더 늘어난다. 즉, 플라나형 트랜지스터의 채널길이가 'CH11'이라고 하면, 제2실시예에 따른 트랜지스터의 리세스채널의 채널길이는 'CH22'가 되고, 'CH22'는 'CH11'에 비해 제2리세스(53)의 깊이만큼 더 길다. 이처럼 채널길이를 길게하므로써 숏채널효과를 방지할 수 있다.
도 5a 내지 도 5f는 도 4에 도시된 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(41) 상에 패드산화막(42)과 패드질화막(43)을 순차적으로 적층한다. 여기서, 반도체 기판(41)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(42)은 50Å∼150Å 두께로 형성되고, 패드질화막(43)은 1000Å∼2000Å 두께로 형성된다.
다음에, 패드질화막(43) 상에 유기물질인 제1반사방지막(Organic Anti- Refective Coating layer, 44)을 형성한 후, 제1반사방지막(44) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STI 마스크(45)를 형성한다. 여기서, STI 마스크(45)로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용한다. 그리고, STI 마스크(45)는 평면적으로 바형(Bar type) 또는 T형(T type)으로 형성한다.
이어서, STI 마스크(45)를 식각장벽으로 제1반사방지막(44), 패드질화막(43), 패드산화막(42)을 차례로 식각하고, 연속해서 패드산화막(42) 식각후 노출된 반도체기판(41)을 소정깊이로 식각하여 소자 분리를 위한 트렌치(26)를 형성한다. 이때, 트렌치(26)의 깊이는 이후 진행되는 습식식각 및 산화를 고려하여 1000Å∼2000Å 깊이로 한다.
도 5b에 도시된 바와 같이, STI 마스크(45)를 스트립한다. 이때, STI 마스크(45)는 산소플라즈마를 이용하여 스트립하는데, STI 마스크(45)로 사용된 감광막과 유사하게 유기물질인 제1반사방지막(44)도 동시에 스트립된다.
이어서, 트렌치(46)의 측벽과 패드산화막/패드질화막(42/43)의 적층패턴의 측벽을 덮는 스페이서(47)를 형성한다.
이때, 스페이서(47)는 측벽산화, 라이너 질화막 증착 및 라이너산화 공정을 차례로 진행하여 측벽산화막, 라이너질화막 및 라이너산화막을 차례로 형성한 후, 전면식각을 이용한 스페이서 식각을 진행하여 형성한다. 따라서, 스페이서(47)는 측벽산화막, 라이너질화막 및 라이너산화막의 삼중층 구조(도시 생략)를 갖고, 스페이서식각을 통해 형성하므로 트렌치(46)의 바닥을 오픈시킨다.
도 5c에 도시된 바와 같이, 스페이서(47)를 식각장벽으로 하여 드러난 트렌치(46)의 바닥을 등방성식각하여 제1리세스(48)를 형성한다. 예컨대, 스페이서(47) 및 패드질화막(43)을 식각장벽으로 트렌치(46) 바닥을 HCl/H2의 혼합가스로 등방성식각하여 라운드(Round) 형상의 제1리세스(48)를 형성한다.
이때, 제1리세스(48)는 등방성식각을 통해 형성하므로 양끝단이 스페이서(47) 아래로 파고들어가는 즉, 측면식각(Lateral etch) 형태를 가져 트렌치(46) 아래에서 측면으로 연장된 라운드 형상의 반구 형태이다.
상기 제1리세스(48)를 형성하기 위한 식각공정은, 2torr∼200torr의 압력하에서 0.5분∼60분동안 HCl/H2의 유량은 0.1slm∼1slm/10slm∼50slm으로 하고 식각온도를 700℃∼1000℃로 하여 식각속도 및 식각프로파일을 조절하며, 식각전에 수소분위기에서 800℃∼1000℃로 전열처리(Pre-anneal)하여 표면의 이물질을 제거한다.
도 5d에 도시된 바와 같이, 제1리세스(48)의 표면을 습식산화시켜 리세스산화막(49)을 형성한다. 이때, 리세스산화막(49)은 제1리세스(48) 형성을 위한 식각공정시 플라즈마에 의해 초래된 스트레스로 인한 격자결함을 치유해주기 위한 것으로, 통상적으로 STI 공정에서 사용되는 측벽산화막(Wall oxide)과 동일한 역할을 수행한다.
전술한 바와 같이, 트렌치(46) 아래에 제1리세스(48)를 형성하고 리세스산화막(49)을 형성하는 공정을 LOI(Local Oxidation Isolation) 공정이라고 일컫는다.
다음으로, 제1리세스(48)와 트렌치(46)를 모두 매립하는 갭필산화막을 증착 하고 CMP 공정을 진행하여 필드산화막(50)을 형성한다.
결국, 제2실시예는 필드산화막(50)을 위한 소자분리구조 형성을 위해 STI 공정과 LOI 공정을 병합하여 진행하고 있다.
도 5e에 도시된 바와 같이, 패드질화막(43)을 인산(H3PO4) 용액을 이용하여 선택적으로 스트립한 후, 패드산화막(42)을 잔류시킨 상태에서 패드산화막(42)을 포함한 전면에 제2반사방지막(51)을 형성한다. 여기서, 제2반사방지막(51)은 유기물질로 형성한다.
이어서, 제2반사방지막(51) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 RCAT 마스크(52)를 형성한다. 여기서, RCAT 마스크(52)로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용한다.
이어서, RCAT 마스크(52)를 식각장벽으로 제2반사방지막(51)을 식각하고 연속해서 패드산화막(42)도 식각하여 반도체기판(41)의 표면을 오픈시킨다.
다음으로, RCAT 마스크(52)를 식각장벽으로 패드산화막(42) 식각후 드러난 반도체 기판(41)을 소정 깊이로 식각하여 리세스채널을 위한 제2리세스(53)를 형성한다. 이때, 제2리세스(53)를 형성하기 위한 식각공정은 HBr/Cl2/O2의 혼합가스로 진행한다.
바람직하게, 제2리세스(53)의 깊이는 200Å∼600Å 범위이다.
도 5f에 도시된 바와 같이, RCAT 마스크(52)와 제2반사방지막(51)을 동시에 스트립하고, 연속해서 패드산화막(42)을 제거한다.
다음으로, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.
다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(54)을 형성한다. 이때, 게이트산화막(54)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.
이어서, 게이트산화막(54) 상에 제2리세스(53)에 하부가 매립되고 상부는 반도체기판(41)의 표면 위로 돌출되는 게이트전극(55)과 게이트하드마스크(56)의 순서로 적층된 리세스게이트(Recess gate, RG)를 형성한다. 여기서, 리세스게이트(RG)는 게이트전극(55)용 도전막과 게이트하드마스크(56)용 절연막을 적층한 후 게이트마스크 및 식각공정을 통해 형성한 것이다.
상기 리세스게이트(RG)가 제2리세스(53)에 일부 매립되는 형태를 가지므로 리세스게이트(RG)에 의해 정의되는 채널(이하, '리세스채널'이라고 약칭함)은 플라나형 트랜지스터의 채널 길이에 비해 더 늘어난다.
즉, 플라나형 트랜지스터의 채널길이가 'CH11'이라고 하면, 제2실시예에 따른 트랜지스터의 리세스채널의 채널길이는 'CH22'가 되고, 'CH22'는 'CH11'에 비해 제2리세스(53)의 깊이만큼 더 길다. 이처럼 채널길이를 길게하므로써 숏채널효과를 방지할 수 있다.
그리고, 제2실시예는 소자분리구조를 STI 공정과 LOI 공정을 병합하여 형성하므로써 이웃하는 트랜지스터간 깊은 펀치쓰루를 방지하면서 기생캐패시턴스를 감소시킬 수 있다.
도 6은 LOI 구조를 채택하지 않은 STAR 구조 셀과 종래기술의 플라나 구조 셀의 워드라인 캐패시턴스를 비교한 도면으로서, STAR 구조의 셀이 플라나 구조의 셀보다 워드라인캐패시턴스가 약간 높음을 알 수 있다.
도 7은 LOI 구조를 채택한 STAR 구조의 셀과 종래기술의 플라나 구조 셀의 워드라인 캐패시턴스를 비교한 도면으로서, LOI 구조를 채택한 STAR 셀이 플라나 구조의 셀보다 워드라인캐패시턴스가 훨씬 낮음을 알 수 있다.
도 6과 도 7에 의하면, 단순히 STAR 구조를 채택하는 경우는 플라나 구조에 비해 워드라인 기생캐패시턴스가 약간 증가하지만, LOI 구조와 STAR 구조를 동시에 채택한 경우에는 플라나 구조에 비해 워드라인기생캐패시턴스가 현저히 감소함을 알 수 있다.
도 8a 내지 도 8c는 각 소자별 펀치쓰루 특성을 비교한 도면으로서, 도 8a는 STAR 단독, 도 8b는 플라나 구조, 도 8c는 LOI와 STAR 구조를 동시에 구현한 경우이다.
도 8a 내지 도 8c를 참조하면, STAR 단독의 경우는 플라나 구조보다 깊은 펀치쓰루 특성이 매우 열악하지만, LOI와 STAR을 동시에 구현한 경우는 문턱전압 0.75V까지도 펀치쓰루가 발생하지 않음을 알 수 있다.
도 9a 및 도 9b는 SNC/N- 콘택저항을 비교한 도면이다. 여기서, SNC/N- 콘택 저항이라 함은 스토리지노드콘택(SNC)과 소스/드레인(N-)간 콘택저항을 의미한다.
도 9a는 STAR 셀과 플라나 셀을 비교한 것으로, STAR 셀이 플라나 셀에 비해 콘택저항이 매우 높음을 알 수 있다.
도 9b는 LOI/STAR 셀과 플라나 셀을 비교한 것으로, LOI/STAR 셀이 플라나 셀에 비해 현저히 낮음을 알 수 있다.
도 10은 LOI 구조를 채택하지 않은 RCAT 셀과 종래기술의 플라나 셀의 워드라인 캐패시턴스를 비교한 도면으로서, RCAT 셀이 플라나 셀보다 워드라인캐패시턴스가 약간 높음을 알 수 있다.
도 11은 LOI 구조를 채택한 RCAT 셀과 종래기술의 플라나 셀의 워드라인 캐패시턴스를 비교한 도면으로서, LOI 구조를 채택한 RCAT 셀이 플라나 셀보다 워드라인캐패시턴스가 훨씬 낮음을 알 수 있다.
도 10과 도 11에 의하면, 단순히 RCAT 구조를 채택하는 경우는 플라나 구조에 비해 워드라인 기생캐패시턴스가 약간 증가하지만, LOI 구조와 RCAT 구조를 동시에 채택한 경우에는 플라나 구조에 비해 워드라인기생캐패시턴스가 현저히 감소함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 STAR 구조와 LOI 구조 또는 RCAT 구조와 LOI 구조를 동시에 구현하므로써 채널길이를 길게할 수 있을 뿐만 아니라 기생캐패시턴스 감소와 이웃한 트랜지스터간 깊은 펀치쓰루 및 접합누설 방지를 구현하여 리프레시 특성을 향상시킬 수 있는 효과가 있다.

Claims (23)

  1. 반도체 기판의 소정영역에 형성된 트렌치 및 상기 트렌치 아래의 제1리세스;
    상기 트렌치와 제1리세스에 동시에 매립된 필드산화막;
    상기 필드산화막에 의해 정의되며 제1지역과 상기 제1지역에 비해 단차가 낮은 제2지역의 제2리세스를 갖는 활성영역; 및
    상기 제1지역과 제2지역의 경계지역 상부에 형성되되, 일측면은 상기 제1지역의 표면까지 연장되고 타측면은 상기 제2지역의 표면까지 연장되어 스텝 구조를 갖는 스텝게이트
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 필드산화막이 매립된 상기 제1리세스는,
    상기 트렌치 아래에서 측면으로 연장된 타원형상의 반구 구조인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 필드산화막은,
    상기 제1리세스 표면 상에 형성된 제1절연막;
    상기 트렌치의 측벽에 형성된 스페이서 형상의 제2절연막; 및
    상기 제1리세스와 트렌치를 모두 매립하는 제3절연막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1절연막과 상기 제3절연막은 산화막이고, 상기 제2절연막은 산화막, 질화막 및 산화막의 삼중층 구조인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2리세스에서,
    상기 제1지역과 상기 제2지역간 단차는 200Å∼600Å인 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판의 소정영역에 형성된 트렌치 및 상기 트렌치 아래의 제1리세스에 동시에 매립된 필드산화막;
    상기 필드산화막에 의해 정의되며 소정 깊이의 제2리세스를 갖는 활성영역; 및
    상기 제2리세스에 하부가 매립되고 상부는 상기 활성영역의 표면 위로 돌출되는 리세스게이트
    를 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 필드산화막이 매립된 상기 제1리세스는,
    상기 트렌치 아래에서 측면으로 연장된 타원형상의 반구 구조인 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 필드산화막은,
    상기 제1리세스 표면 상에 형성된 제1절연막;
    상기 트렌치의 측벽에 형성된 스페이서 형상의 제2절연막; 및
    상기 제1리세스와 트렌치를 모두 매립하는 제3절연막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1절연막과 상기 제3절연막은 산화막이고, 상기 제2절연막은 산화막, 질화막 및 산화막의 삼중층 구조인 것을 특징으로 하는 반도체 소자.
  10. 소자분리영역과 활성영역이 정의된 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계;
    상기 트렌치 아래에 양끝단이 상기 활성영역쪽으로 측면 연장되는 제1리세스를 형성하는 단계;
    상기 제1리세스와 트렌치에 동시에 매립되는 필드산화막을 형성하는 단계;
    상기 활성영역의 일부를 소정 깊이로 식각하여 제1지역과 상기 제1지역에 비해 단차가 낮은 제2지역을 제공하는 제2리세스를 형성하는 단계; 및
    상기 제1지역과 제2지역의 경계지역 상부에 형성되되, 일측면은 상기 제1지역의 표면까지 연장되고 타측면은 상기 제2지역의 표면까지 연장되어 스텝 구조를 갖는 게이트를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 트렌치의 측벽에 접하는 스페이서를 형성하는 단계;
    상기 스페이서를 식각장벽으로 상기 트렌치의 바닥을 등방성식각하여 상기 제1리세스를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 등방성식각은,
    상기 제1리세스의 양끝단이 상기 스페이서 아래로 측면 연장되는 형태를 가지는 식각조건으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제12항에 있어서,
    상기 등방성식각은,
    2torr∼200torr의 압력하에서 0.5분∼60분동안 HCl/H2의 유량을 0.1slm∼ 1slm/10slm∼50slm으로 하고, 식각온도를 700℃∼1000℃로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제11항에 있어서,
    상기 등방성식각전에,
    수소분위기에서 800℃∼1000℃로 전열처리하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제11항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 트렌치의 바닥을 측벽산화시켜 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 라이너질화막을 증착하는 단계;
    상기 라이너질화막 상에 라이너산화를 통해 제2산화막을 형성하는 단계; 및
    상기 제2산화막, 라이너질화막, 제1산화막에 대해 전면 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제10항에 있어서,
    상기 제2리세스의 깊이는,
    200Å∼600Å로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 소자분리영역과 활성영역이 정의된 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계;
    상기 트렌치 아래에 양끝단이 상기 활성영역쪽으로 측면 연장되는 제1리세스를 형성하는 단계;
    상기 제1리세스와 트렌치에 동시에 매립되는 필드산화막을 형성하는 단계;
    상기 활성영역의 일부를 소정 깊이로 식각하여 제2리세스를 형성하는 단계; 및
    상기 제2리세스에 하부가 매립되고 상부는 상기 활성영역의 표면 위로 돌출되는 리세스게이트를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 트렌치의 측벽에 접하는 스페이서를 형성하는 단계;
    상기 스페이서를 식각장벽으로 상기 트렌치의 바닥을 등방성식각하여 상기 제1리세스를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 등방성식각은,
    상기 제1리세스의 양끝단이 상기 스페이서 아래로 측면 연장되는 형태를 가지는 식각조건으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제19항에 있어서,
    상기 등방성식각은,
    2torr∼200torr의 압력하에서 0.5분∼60분동안 HCl/H2의 유량을 0.1slm∼ 1slm/10slm∼50slm으로 하고, 식각온도를 700℃∼1000℃로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  21. 제18항에 있어서,
    상기 등방성식각전에,
    수소분위기에서 800℃∼1000℃로 전열처리하는 것을 특징으로 하는 반도체소자의 제조 방법.
  22. 제18항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 트렌치의 바닥을 측벽산화시켜 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 라이너질화막을 증착하는 단계;
    상기 라이너질화막 상에 라이너산화를 통해 제2산화막을 형성하는 단계; 및
    상기 제2산화막, 라이너질화막, 제1산화막에 대해 전면 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  23. 제17항에 있어서,
    상기 제2리세스의 깊이는,
    200Å∼600Å로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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JP2006000078A JP2006287191A (ja) 2005-03-31 2006-01-04 チャネル長を増大させた半導体素子及びその製造方法
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100944357B1 (ko) * 2008-03-17 2010-03-02 주식회사 하이닉스반도체 반도체소자 및 그 형성방법
US8106450B2 (en) 2009-02-27 2012-01-31 Hynix Semiconductor Inc. Semiconductor device having a saddle fin shaped gate and method for manufacturing the same

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500473B1 (ko) * 2003-10-22 2005-07-12 삼성전자주식회사 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법
KR100612947B1 (ko) * 2005-06-30 2006-08-14 주식회사 하이닉스반도체 비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조방법
KR100689514B1 (ko) * 2006-01-23 2007-03-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
JP2008091614A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
KR100819671B1 (ko) * 2006-10-16 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US20080160742A1 (en) * 2006-12-27 2008-07-03 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
KR100871712B1 (ko) * 2007-07-10 2008-12-08 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조 방법
KR100869352B1 (ko) * 2007-08-29 2008-11-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100994710B1 (ko) * 2007-12-21 2010-11-17 주식회사 하이닉스반도체 수직채널트랜지스터의 제조 방법
KR100955191B1 (ko) 2008-03-17 2010-04-29 주식회사 하이닉스반도체 반도체소자의 및 그 형성방법
KR100971421B1 (ko) * 2008-04-21 2010-07-21 주식회사 하이닉스반도체 측벽이 리세스된 활성영역을 구비하는 반도체 장치 및 그제조 방법
CN102361011B (zh) * 2008-06-11 2016-06-22 美格纳半导体有限会社 形成半导体器件的栅极的方法
US9508805B2 (en) 2008-12-31 2016-11-29 Alpha And Omega Semiconductor Incorporated Termination design for nanotube MOSFET
US7943989B2 (en) * 2008-12-31 2011-05-17 Alpha And Omega Semiconductor Incorporated Nano-tube MOSFET technology and devices
KR20100087256A (ko) * 2009-01-26 2010-08-04 인터내셔널 비지네스 머신즈 코포레이션 개선된 트랜지스터 소자 및 제조 방법
US8216893B2 (en) 2009-01-26 2012-07-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
US8299494B2 (en) 2009-06-12 2012-10-30 Alpha & Omega Semiconductor, Inc. Nanotube semiconductor devices
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
KR101129745B1 (ko) * 2010-09-13 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101815527B1 (ko) 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8841742B2 (en) 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
CN108807177B (zh) * 2017-05-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110534480B (zh) * 2018-05-25 2024-05-07 长鑫存储技术有限公司 半导体储存器结构及其字线制造方法
CN111613532B (zh) * 2019-02-25 2023-08-22 中芯国际集成电路制造(上海)有限公司 一种场效应管的形成方法和场效应管
KR20210158607A (ko) 2020-06-24 2021-12-31 삼성전자주식회사 캡핑층을 포함하는 반도체 소자

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102480A (ja) * 1991-10-08 1993-04-23 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
EP0540262A2 (en) * 1991-10-31 1993-05-05 STMicroelectronics, Inc. Trench isolation region
TW226479B (en) 1993-12-14 1994-07-11 United Microelectronics Corp Metal oxide semi-field effect transistor (MOSFET) integrated circuit with novel source/drain structure and its production method
US6110798A (en) * 1996-01-05 2000-08-29 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
KR100193896B1 (ko) 1996-06-21 1999-06-15 김영환 박막 트랜지스터 제조방법
US6475865B1 (en) * 1997-08-21 2002-11-05 United Microelectronics Corp. Method of fabricating semiconductor device
JP3461277B2 (ja) 1998-01-23 2003-10-27 株式会社東芝 半導体装置及びその製造方法
TW417180B (en) 1998-02-06 2001-01-01 Taiwan Semiconductor Mfg Metnod of forming transistor component with ITLDD structure
TW426898B (en) 1999-10-11 2001-03-21 United Microelectronics Corp Method for making stepped transistor with improved short channel effects
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2002343963A (ja) 2001-05-17 2002-11-29 Sony Corp 溝ゲート型電界効果トランジスタ及びその製造方法
JP2003023150A (ja) 2001-07-10 2003-01-24 Sony Corp トレンチゲート型半導体装置及びその作製方法
US6573136B1 (en) * 2002-05-30 2003-06-03 Infineon Technologies Ag Isolating a vertical gate contact structure
JP2004186557A (ja) 2002-12-05 2004-07-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6867078B1 (en) * 2003-11-19 2005-03-15 Freescale Semiconductor, Inc. Method for forming a microwave field effect transistor with high operating voltage
KR100549578B1 (ko) * 2004-05-25 2006-02-08 주식회사 하이닉스반도체 Ｍｏｓ 트랜지스터 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100944357B1 (ko) * 2008-03-17 2010-03-02 주식회사 하이닉스반도체 반도체소자 및 그 형성방법
US8106450B2 (en) 2009-02-27 2012-01-31 Hynix Semiconductor Inc. Semiconductor device having a saddle fin shaped gate and method for manufacturing the same

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