KR100869352B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 리세스패턴의 바닥평탄도를 향상시켜 게이트절연막의 두께 균일도를 개선하는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 형성된 리세스패턴, 깊이방향으로 서로 다른 선폭을 갖는 트렌치 및 상기 트렌치에 매립된 소자분리막을 포함하여 이루어지므로써, 리세스패턴의 바닥평탄도를 향상시켜 균일한 두께를 갖는 게이트절연막을 형성시킨다.
소자분리막, 리세스패턴, 선폭, 트렌치, 게이트절연막
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 채널 게이트 공정과 STI 공정을 결합한 공정에서 리세스패턴 형성시에 바닥평탄도를 향상시키기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자를 대표하는 DRAM(Dynamic Random Access Memory) 소자는 전기적특성 관점에서의 채널길이(channel length) 증가와 문턱전압 험프(Vt hump) 특성 개선을 위하여 리세스 채널 게이트(recess channel gate)를 적용하고 있다.
그리고, 소자분리(isolation) 공정은 좁은 폭을 갖고, 절연성이 우수한 STI(Shallow Trench Isolation)방식을 적용하고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 패드산화막(12)과 하드마스크 또는 소자분리 화학적기계적연마(Chemical Mechanical Polishing: CMP) 공정시에 정 지막(stop layer)로 사용하는 패드질화막(13)을 순차적으로 형성한다.
이어서, 패드질화막(13) 상에 포토레지스트패턴(14)을 형성한 후, 이를 식각장벽으로 패드질화막(13)과 패드산화막(12)을 식각한다.
이어서, 포토레지스트마스크(14), 패드질화막(13) 및 패드산화막(12)을 식각장벽으로 기판(11)을 식각하여 트렌치(15)를 형성한다. 이때, 트렌치(15)의 형상각도(profile angle, α)는 90°의 각도를 요구받는다. 이는 후속 리세스패턴 형성시 바닥평탄도(bottom flattness)의 척도인 혼의 높이(horn height)를 최소화하기 위해서이다.
도 1b에 도시된 바와 같이, 포토레지스트마스크(14)를 제거한다.
이후, 추가적으로 트렌치(15) 내부에 소자분리막(16)을 채우고, 패드질화막(13)을 연마정지막으로 소자분리를 위한 CMP를 실시한 다음, 패드질화막(13)과 패드산화막(12)을 제거한다.
이어서, 리세스게이트를 위한 리세스게이트 식각을 진행하여 리세스패턴(17)을 형성한다. 여기서, 도면의 우측 부분은 좌측부분의 Ⅰ-Ⅰ'선에 따른 단면도로서, 혼(H)의 높이를 도시하고 있다.
상술한 종래기술과 같이, 리세스 채널 게이트 공정과 STI 공정을 결합한 공정에서는 리세스패턴을 형성시 바텀평탄도의 척도인 혼(도 1b의 'H' 참조)의 높이를 최소화하기 위해 트렌치(15)의 형상각도(도 1a 및 도 1b의 'α' 참조)는 90°의 각도로 형성해야 한다.
그러나, 현재는 트렌치(15)의 형상각도를 90°로 형성하더라도 혼(H)의 최소 화가 어려워서, 후속 게이트절연막의 두께를 변화시키고 있다.
결국, 혼(H)에 의한 리프레시 특성 저하로 DRAM 소자의 특성 저하를 유발하게 되고, 이로써 수율 저하, 더 나아가 소자 구현 자체를 불가능하게 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 리세스패턴의 바닥평탄도를 향상시켜 게이트절연막의 두께 균일도를 개선하는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 기판에 형성된 리세스패턴, 깊이방향으로 서로 다른 선폭을 갖는 트렌치 및 상기 트렌치에 매립된 소자분리막을 포함하여 이루어짐을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판에 깊이방향으로 서로 다른 선폭을 갖는 트렌치를 형성하는 단계, 상기 트렌치에 소자분리막을 매립하는 단계 및 상기 기판에 리세스패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 리세스패턴의 바닥평탄도를 향상시켜 균일한 두께를 갖는 게이트절연막을 형성시킨다.
따라서, 리프레시 특성을 개선시켜 DRAM 소자의 특성 향상시킬 수 있으며, 나아가 수율을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 구조단면도이다.
도 2를 참조하면, 기판(21)에 소자분리를 위한 트렌치(22)와 트렌치(22) 내에 매립된 소자분리막(23) 및 게이트패턴(gate pattern)이 형성되는 리세스패턴(24)이 형성되어 있다.
소자분리막(23)는 깊이방향으로 서로 다른 선폭을 갖는다. 특히, 리세스패턴(24)의 바닥면이 위치하는 깊이에서 소자분리막(23)은 더 큰 선폭을 갖는다. 즉, 리세스패턴(24)의 바닥면이 위치하는 깊이에서 소자분리막(23)은 외부로 확장된 형상을 갖는다.
이는 Ⅱ-Ⅱ'의 절단면을 참조하면 더욱 명확한 것으로, 소자분리막(23)의 확장영역과 리세스패턴(24)의 바닥면이 접하는 것을 볼 수 있다.
특히, 리세스패턴(24)의 바닥면과 소자분리막(23)의 확장영역간의 각도 β는 적어도 90°이상인 것이 바람직하다. 이는 각도 β가 90°이하가 되면 종래의 혼이 발생될 수 있기 때문이다.
이렇게 리세스패턴(24)의 바닥면이 위치하는 깊이에서 소자분리막(23)이 확장된 영역을 갖게 되면, 혼이 발생하지 않을 만큼의 트렌치(22) 형상각도를 확보할 수 있다. 따라서, 리세스패턴(24)의 바닥평탄도를 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 패드층패턴(32)을 형성한다.
패드층패턴(32)은 패드산화막(32A)과 패드질화막(32B)이 순차적으로 증착된 구조를 갖는다. 여기서, 패드질화막(32B)은 트렌치를 형성하기 위한 식각장벽으로 작용하고, 후속 소자분리막 매립 후의 평탄화 공정에서 연마정지막으로 작용한다. 그리고, 패드산화막(32A)은 패드질화막(32B)의 박막 스트레스(stress)를 감소시키기 위해 형성된다.
패드층패턴(32)을 형성하기 위해서는 포토레지스트패턴을 식각장벽으로 패드산화막(32A)과 패드질화막(32B)을 식각하는데, 이때의 식각공정은 TCP(Transformer Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 타입(type)의 플라즈마 식각장치에서 300~500W의 RF파워로 생성된 불소(fluorine)계 플라즈마를 이용하여 진행한다. 이때, 비등방성 식각이 이루어지도록 바이어스 파워(bias power)를 조절하는 것이 바람직하고, 30~100mTorr의 챔버압력에서 진행하며, 반응가스(reactive gas)인 O2 및 Ar 가스를 첨가하여 진행한다.
이어서, 패드층패턴(32)을 식각장벽으로 기판(31)을 식각하여 제1트렌치패턴(33A)를 형성한다.
제1트렌치패턴(33A)의 형성은 TCP(Transformer Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 타입(type)의 플라즈마 식각장치에서 30~100mTorr의 압력과 300~500W의 RF파워로 생성된 불소(fluorine)계 및 수소(hydrogen)계 플라즈마를 이용하여 진행한다.
불소계 플라즈마의 예를 들면, CxFy(x, y는 0을 제외한 자연수) 및 CHFx(x는 0을 제외한 자연수) 계열의 가스일 수 있고, 이들 가스는 1(CxFy):1~3(CHFx)의 비율로 혼합하여 생성할 수 있다. 그리고, 수소계 플라즈마의 예를 들면, CHx(x는 0을 제외한 자연수) 계열의 가스일 수 있다. 여기서, CHx 계열의 가스는 5~20sccm의 유량일 수 있다. 그리고, 비등방성 식각이 이루어지도록 바이어스 파워(bias power)를 조절하는 것이 바람직하고, 반응가스(reactive gas)인 O2 및 Ar 가스를 첨가한다.
위와 같은 방식으로 기판(31)을 식각하여 제1트렌치패턴(33A)을 형성할 경우, 비휘발성 폴리머가 제1트렌치패턴(33A)의 측벽에 흡착하여 측벽보호막의 역할을 한다. 이하부터는 비휘발성 폴리머를 측벽보호막(34)이라 표기한다.
도 3b에 도시된 바와 같이, 제1트렌치패턴(33A)을 확장시켜, 제1트렌치패턴(33A) 하부에 제2트렌치패턴(33B)을 형성한다.
제1트렌치패턴(33A)의 확장은 등방성식각 공정을 진행하여 형성하는데, 이 때문에 제2트렌치패턴(33B)은 제1트렌치패턴(33A) 보다 넓은 선폭을 갖는다.
그리고, 등방성식각 공정 즉, 습식식각(wet etch) 공정에서 측벽보호막(34)에 의해 제1트렌치패턴(33A)과 접하는 기판(31)의 식각은 방지된다.
도 3c에 도시된 바와 같이, 제2트렌치패턴(33B) 아래의 기판(31)을 식각하여 제3트렌치패턴(33C)을 형성한다.
이로써, 최종 트렌치(33)가 형성된다.
제3트렌치패턴(33C)은 패드층패턴(32)을 식각장벽으로 제2트렌치패턴(33B) 바닥면을 식각하여 형성하는데, 비등방성식각이 진행되도록 바이어스파워를 조절하여 진행하는 것이 바람직하다.
패드층패턴(32)을 식각장벽으로 비등방성식각으로 제3트렌치패턴(33C)이 형성되기 때문에, 제3트렌치패턴(33C)은 제2트렌치패턴(33B)에 비해 좁은 선폭을 갖는다.
도 3d에 도시된 바와 같이, 최종 트렌치(33) 내에 소자분리막(35)을 매립한다.
소자분리막(35)은 산화막 계열 또는 SOD(Spin On Dielectic)막일 수 있는데, 만약 SOD막으로 소자분리막(35)을 형성할 경우, 후속 어닐(post anneal)공정을 추가로 진행하는 것이 바람직하다. 후속 어닐공정을 진행할 경우 SOD막이 실리콘산화막으로 전환되어 소자분리 특성을 향상시킨다.
그리고, 소자분리막(35)이 형성된 후에, 패드층패턴(32)을 제거한다.
이어서, 소자분리막(35)이 형성된 기판(31) 상에 리스세패턴을 형성하기 위한 포토레지스트패턴(36)을 형성한다. 그리고, 포토레지스트패턴(36)의 식각장벽마진(margin)을 보완하기 위해 하드마스크막으로 비정질카본막과 실리콘산화질화 막(SiON)을 포토레지스트패턴(36) 하부에 더 형성할 수 있다. 식각장벽마진이란 포토레지스트패턴(36)만으로 하부층을 충분히 식각할 수 있는 가를 나타낸 마진을 의미한다.
이어서, 포토레지스트패턴(36)을 식각장벽으로 기판(31)을 식각하여 리세스패턴(37)을 형성한다.
이때, 리세스패턴(37)의 바닥면은 최종 트렌치(33)의 제2트렌치패턴(33B)과 접하는 것이 바람직하다. 특히, 리세스패턴(37)의 바닥면과 제2트렌치패턴(33B)간의 각도 β는 적어도 90°이상인 것이 바람직하다. 이는 각도 β가 90°이하가 되면 종래의 혼이 발생될 수 있기 때문이다.
전술한 바와 같은 본 발명의 실시예는 소자분리막(35)이 매립되는 최종 트렌치(33)를 깊이방향에 따라 서로 다른 선폭을 갖도록 형성한다. 자세하게는 제1트렌치패턴(33A), 제1트렌치패턴(33A)보다 넓은 선폭을 갖는 제2트렌치패턴(33B) 및 제2트렌치패턴(33C) 보다 좁은 선폭을 갖는 제3트렌치패턴(33C)을 형성한다.
특히, 가장 넓은 선폭을 갖는 제2트렌치패턴(33B)은 리세스패턴(37)의 바닥면과 접하는 것이 바람직한데, 이는 리세스패턴(37)의 바닥평탄도를 향상시키기 위한 것이다. 즉, 도 4와 같이 리세스패턴(37)을 형성하기 위한 식각공정(38)에서 기판(31)의 식각형상(etch profile)의 변화를 보면, 점차적으로 혼이 제거되므로 인해 리세스패턴(37)의 바닥평탄도가 향상되는 것을 확인할 수 있다.
따라서, 본 발명의 실시예를 통해 리세스패턴(37)의 바닥평탄도를 향상시킬 수 있으며, 결과적으로 게이트절연막을 균일한 두께를 갖도록 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 구조단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 4는 리세스패턴을 형성하기 위한 식각공정에서 기판의 식각형상의 변화를 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 33 : 최종 트렌치
33A : 제1트렌치패턴 33B : 제2트렌치패턴
33C : 제3트렌치패턴 35 : 소자분리막
36 : 포토레지스트패턴 37 : 리세스패턴
Claims (14)
- 깊이방향으로 서로 다른 선폭을 갖는 트렌치;상기 트렌치에 매립된 소자분리막; 및상기 트렌치의 깊이방향으로 선폭이 증가하는 영역과 접하도록 형성된 리세스패턴을 포함하는 반도체 소자.
- 제1항에 있어서,상기 트렌치는 선폭이 서로 다른 제1, 제2 및 제3트렌치패턴을 포함하는 반도체 소자.
- 제2항에 있어서,상기 제2트렌치패턴은 상기 제1 및 제3트렌치패턴보다 넓은 선폭을 갖는 반도체 소자.
- 제3항에 있어서,상기 제2트렌치패턴은 상기 리세스패턴의 바닥면과 접하는 반도체 소자.
- 제4항에 있어서,상기 리세스패턴의 바닥면과 상기 제2트렌치패턴의 측벽면과의 각도는 적어도 90°이상인 반도체 소자.
- 기판에 깊이방향으로 서로 다른 선폭을 갖는 트렌치를 형성하는 단계;상기 트렌치에 소자분리막을 매립하는 단계; 및상기 기판에 상기 트렌치의 깊이방향으로 선폭이 증가하는 영역과 접하도록 리세스패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제6항에 있어서,상기 트렌치는 선폭이 서로 다른 제1, 제2 및 제3트렌치패턴을 포함하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 제2트렌치패턴은 상기 제1 및 제3트렌치패턴보다 넓은 선폭을 갖도록 형성하는 반도체 소자 제조 방법.
- 제8항에 있어서,상기 제2트렌치패턴은 상기 리세스패턴의 바닥면과 접하도록 형성하는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 리세스패턴의 바닥면과 상기 제2트렌치패턴의 측벽면과의 각도는 적어도 90°이상으로 형성하는 반도체 소자 제조 방법.
- 제6항에 있어서,상기 트렌치를 형성하는 단계는,상기 기판상에 패드층패턴을 형성하는 단계;상기 패드층패턴을 식각장벽으로 상기 기판을 식각하여 제1트렌치패턴을 형성하는 단계;상기 제1트렌치패턴의 바닥면을 식각하여 제1트렌치패턴보다 넓은 선폭을 갖는 제2트렌치패턴을 형성하는 단계; 및상기 제2트렌치패턴의 바닥면을 식각하여 제2트렌치패턴보다 좁은 선폭을 갖는 제3트렌치패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제11항에 있어서,상기 제1트렌치패턴을 형성하는 단계는 상기 기판을 식각하여 제1트렌치패턴을 형성함과 동시에 제1트렌치패턴의 양측벽에 측벽보호막을 형성하는 반도체 소자 제조 방법.
- 제11항에 있어서,상기 제2트렌치패턴을 형성하는 단계는 등방성식각 공정으로 진행하는 반도체 소자 제조 방법.
- 제11항에 있어서,상기 제1트렌치패턴과 제3트렌치패턴은 비등방성식각 공정으로 형성하는 반도체 소자 제조 방법.
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| KR1020070086939A KR100869352B1 (ko) | 2007-08-29 | 2007-08-29 | 반도체 소자 및 그 제조 방법 |
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| KR1020070086939A KR100869352B1 (ko) | 2007-08-29 | 2007-08-29 | 반도체 소자 및 그 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11195950B2 (en) | 2019-07-02 | 2021-12-07 | Samsung Electronics Co., Ltd. | Semiconductor device with at least a portion of gate electrode enclosed by an insulating structure and method of fabricating the same |
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| JP2005116983A (ja) | 2003-10-10 | 2005-04-28 | Sony Corp | 半導体装置の製造方法 |
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2007
- 2007-08-29 KR KR1020070086939A patent/KR100869352B1/ko not_active IP Right Cessation
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