KR20070003433A - 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 - Google Patents
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Abstract
리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법을 제공한다. 상기 모스 트랜지스터는 반도체기판 및 상기 반도체기판의 소정영역에 제공되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 내에 제공되어 상기 소자분리막과 접하고 서로 대향하는 한 쌍의 제1 측벽들 및 상기 활성영역과 접하고 서로 대향하는 한 쌍의 제2 측벽들을 갖는 채널 트렌치가 배치된다. 상기 제2 측벽들의 상부 측벽들을 덮는 반구형 실리콘 입자막이 제공된다. 상기 반구형 실리콘 입자막을 갖는 상기 채널 트렌치를 채우면서 상기 활성영역을 가로지르는 절연된 게이트 물질막 패턴이 배치된다. 상기 모스 트랜지스터의 제조방법 또한 제공된다.
Description
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 보여주는 평면도이다.
도 3a 내지 도 7a는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 3b 내지 도 7b는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 보여주는 단면도이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그의 제조방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스된 게이트 전극을 갖는 모스 트랜지스터가 소개된 바 있다.
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체기판(1)의 소정영역에 활성영역(5)이 배치된다. 상기 활성영역(5)은 소자분리막에 의해 한정되는 영역이다. 상기 활성영역(5)을 가로지르는 채널 트렌치(7)가 배치된다. 상기 채널 트렌치(7)를 채우며 상기 활성영역(5)을 가로지르는 게이트 물질막 패턴(13)이 배치된다. 상기 게이트 물질막 패턴은 게이트 도전막 패턴(9), 캐핑 절연막 패턴(11)으로 구성된다. 상기 게이트 물질막 패턴(13)의 측벽들을 감싸는 게이트 스페이서(15)가 배치된다. 상기 게이트 물질막 패턴(13) 및 상기 게이트 스페이서(15)는 게이트 패턴(17)을 구성한다. 상기 게이트 물질막 패턴(13)은 상기 게이트 물질막 패턴(13)의 폭이 상기 채널 트렌치(7)의 폭보다 작게 형성되는 이너 게이트(inner gate) 형태일 수 있다. 그러나, 이 경우 상기 게이트 물질막 패턴(13)을 형성할 때에 상기 게이트 물질막 패턴(13) 측면의 게이트 도전막이 추가로 식각되어 원하지 않는 리세 스(8)가 형성될 수 있다. 상기 리세스(8)의 깊이는 조절하기가 어렵고, 이에 따라, 채널 길이가 변동하게 되어 문턱전압의 조절이 어렵게 된다. 또한, 게이트 사이즈 감소에 따라 상기 게이트 물질막 패턴(13)의 오정렬이 발생할 수 있다. 그 결과, 도 1에서 보여진 바와 같이 상기 게이트 스페이서(15) 측면으로 상기 게이트 도전막이 노출되는 영역(A)이 생길 수 있다. 이는, 상기 게이트 패턴(17)들 사이에 형성되는 자기정렬 콘택패드와의 브릿지 현상을 유발하게 된다.
본 발명이 이루고자 하는 기술적 과제는 채널 길이의 변동을 감소시키면서, 게이트 패턴의 정렬 여유도를 개선시킬 수 있는 개선된 모스 트랜지스터 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 리세스된 게이트 전극을 갖는 모스 트랜지스터가 제공된다. 상기 모스 트랜지스터는 반도체기판 및 상기 반도체기판의 소정영역에 제공되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 내에 제공되어 상기 소자분리막과 접하고 서로 대향하는 한 쌍의 제1 측벽들 및 상기 활성영역과 접하고 서로 대향하는 한 쌍의 제2 측벽들을 갖는 채널 트렌치가 제공된다. 상기 제2 측벽들의 상부 측벽들을 덮는 반구형 실리콘 입자막이 제공된다. 상기 반구형 실리콘 입자막을 갖는 상기 채널 트렌치를 채우면서 상기 활성영역을 가로지르는 절연된 게이트 물질막 패턴이 배치된다.
상기 반구형 실리콘 입자막은 진성 실리콘(intrinsic silicon)막일 수 있다.
상기 모스 트랜지스터는 상기 게이트 물질막 패턴의 측벽을 덮는 게이트 스페이서를 더 포함할 수 있다. 상기 게이트 스페이서는 적어도 상기 반구형 실리콘 입자막의 일부와 중첩되도록 배치될 수 있다.
상기 채널 트렌치 양측 활성영역에 소오스/드레인이 더 배치될 수 있다.
상기 채널 트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치 및 상기 하부 채널 트렌치 상에 위치하고 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치를 포함할 수 있다. 이때, 상기 반구형 실리콘 입자막은 상기 상부 채널 트렌치의 측벽들을 덮을 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법이 제공된다. 상기 제조방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 구비한다. 상기 활성영역을 식각하여 상기 활성영역을 가로지르는 채널 트렌치를 형성한다. 상기 채널 트렌치는 상기 소자분리막과 접하는 한 쌍의 제1 측벽들 및 상기 활성영역과 접하는 한 쌍의 제2 측벽들을 갖도록 형성된다. 상기 제2 측벽들의 상부 측벽들 상에 선택적으로 반구형 실리콘 입자막을 형성한다. 상기 반구형 실리콘 입자막을 갖는 상기 채널 트렌치를 채우는 절연된 게이트 물질막 패턴을 형성한다.
상기 반구형 실리콘 입자막을 형성하기 전에 상기 채널 트렌치의 측벽들과 맞닿은 상기 활성영역을 추가 식각하는 것을 더 포함할 수 있다. 그 결과, 상기 채널 트렌치는 상기 소자분리막과 접하는 한 쌍의 제1 측벽들 및 상기 활성영역과 접하는 한 쌍의 제2 측벽들을 갖도록 형성될 수 있다.
상기 반구형 실리콘 입자막을 형성하는 것은 상기 채널 트렌치 내에 희생막을 형성하는 것을 구비할 수 있다. 상기 희생막을 상기 채널 트렌치의 깊이 방향으로 부분 식각하여 상기 채널 트렌치의 상부 측벽들을 노출시키는 리세스를 형성한다. 상기 식각공정에 의해 희생막 패턴이 형성된다. 상기 리세스에 의하여 노출된 상기 제2 측벽들의 상부 측벽들 상에 반구형 실리콘 입자막을 형성한다. 상기 리세스 하부의 상기 희생막 패턴을 제거한다.
상기 채널 트렌치 양측 활성영역에 소오스/드레인을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 보여주는 평면도이다. 도 3a 내지 도 7a는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다. 도 3b 내지 도 7b는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체기판(101)에 소자분리막(103)을 형 성하여 활성영역(105)을 한정한다. 상기 활성영역(105)을 갖는 기판 상에 마스크막을 형성한다. 상기 마스크막은 적층된 중온산화막(MTO; medium temperature oxide) 및 폴리실리콘막으로 형성할 수 있다. 상기 마스크막을 패터닝하여 상기 활성영역(105)의 상부를 가로지르는 개구부를 형성한다. 상기 패터닝된 마스크막을 식각마스크로 사용하여 상기 활성영역(105)을 식각하여 상기 활성영역(105)을 가로지르는 채널 트렌치(107)를 형성한다. 이때, 상기 소자분리막(103)의 프로파일에 따라, 도 3b에서 보여지는 바와 같이 상기 소자분리막(103)과의 경계면에서 상기 활성영역(105)의 일부(108)가 남아있을 수 있다. 이를 제거하기 위하여 등방성 식각공정이 수행될 수 있다. 상기 등방성 식각공정은 화학적 건식 식각(CDE; chemical dry etching)공정 또는 습식 식각공정일 수 있다. 그 결과, 상기 채널 트렌치(107)는 상기 소자분리막(103)과 접하는 한 쌍의 제1 측벽(103a)들 및 상기 활성영역(105)과 접하는 한 쌍의 제2 측벽(105a)들을 갖도록 형성될 수 있다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 채널 트렌치(107) 내에 희생막을 형성한다. 상기 희생막은 실리콘 산화막으로 형성할 수 있다. 상기 희생막을 상기 채널 트렌치(107)의 깊이 방향으로 부분 식각하여 상기 채널 트렌치(107)의 제1 상부 측벽(103b)들 및 제2 상부 측벽(105a)들을 노출시키는 리세스(111)를 형성한다. 상기 식각공정은 습식 식각공정일 수 있다. 상기 식각공정에 의해 희생막 패턴(109)이 형성된다.
도 2, 도 5a 및 도 5b를 참조하면, 상기 리세스(111)에 의하여 노출된 상기 상부 측벽들 중 상기 제2 상부 측벽(105b)들 상에 선택적으로 반구형 실리콘 입자 (HSG; hemispeherical grain)막(113)을 형성한다. 상기 반구형 실리콘 입자막(113)을 형성하는 것은 통상의 방법을 이용하여 형성할 수 있다. 예컨대, 상기 제2 상부 측벽(105b)들 상에 실란계 가스를 시드(seed) 가스로 주입하고 진공상태에서 이 시드 주위로 실리콘 원자를 이동시켜 상기 반구형 실리콘 입자막(113)을 형성할 수 있다. 상기 반구형 실리콘 입자막(113)은 상기 제1 상부 측벽(103b)들 및 상기 희생막 패턴(109) 상에는 형성되지 않고, 상기 제2 상부 측벽(105b)들 상에 형성되게 된다. 상기 리세스(111)의 깊이를 조절함으로써 상기 리세스(111) 하부의 상기 희생막 패턴(109)의 깊이가 조절되며, 이에 따라, 채널 길이를 안정적으로 조절할 수 있게 된다. 상기 반구형 실리콘 입자막(113)의 존재에 의하여 상기 채널 트렌치(107)의 상부 오픈 임계 치수(CD; critical dimension)가 감소하게 된다(B→C).
도 2, 도 6a 및 도 6b를 참조하면, 상기 희생막 패턴(109)을 제거한다. 상기 희생막 패턴(109)을 제거하는 것은 습식 식각공정을 사용하여 선택적으로 제거할 수 있다. 상기 희생막 패턴(109)이 제거된 상기 채널 트렌치(107) 내부를 콘포말하게 덮는 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 상기 희생막 패턴(109)이 제거되어 노출된 상기 채널 트렌치(107)의 내벽 및 상기 반구형 실리콘 입자막(113)을 덮도록 형성된다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 게이트 절연막(115)을 갖는 기판 상에 상기 채널 트렌치(107)를 채우는 게이트 물질막을 형성한다. 상기 게이트 물질막은 폴리실리콘막으로 형성할 수 있다. 이와는 달리, 상기 게이트 물질막은 상기 폴리실리콘막과 아울러서 텅스텐 실리사이드막과 같은 금속 실리사이드막을 차례로 적층시키어 형성할 수 있다. 본 발명의 다른 실시예에서, 상기 게이트 물질막은 폴리실리콘막 및 금속 실리사이드막에 더하여 실리콘 질화막 또는 실리콘 산화막과 같은 캐핑 절연막을 차례로 적층시키어 형성할 수 있다. 상기 캐핑 절연막, 금속 실리사이드막 및 상기 폴리실리콘막을 패터닝하여 적층된 폴리실리콘막 패턴(117), 금속 실리사이드막 패턴(119) 및 캐핑 절연막 패턴(121)으로 이루어진 게이트 물질막 패턴(123)을 형성한다. 상기 게이트 물질막 패턴(123)의 측벽들 상에 게이트 스페이서(125)를 형성할 수 있다. 상기 게이트 스페이서(125)는 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다. 상기 게이트 물질막 패턴(123) 및 상기 게이트 스페이서(125)는 게이트 패턴(127)을 구성한다. 본 발명에 의하면, 상기 게이트 물질막 패턴(123)이 미스 얼라인(mis-align)되더라도 상기 반구형 실리콘 입자막(113)의 존재에 의하여 상기 게이트 물질막 패턴(123) 형성시 상기 게이트 물질막 패턴(123)의 양측 폴리실리콘막이 추가로 식각되어 함몰되는 것을 방지할 수 있다. 또한, 종래 기술에서 보여진 바와 같이, 상기 게이트 물질막 패턴(123)이 미스 얼라인되어 상기 게이트 스페이서(125)가 형성된 후에도 상기 게이트 물질막의 일부가 노출되는 현상을 방지할 수 있어, 상기 노출된 게이트 물질막의 일부와 후속 공정에서 형성되는 자기정렬 콘택패드와의 브릿지 현상을 방지할 수 있다. 상기 채널 트렌치(107) 양측 활성영역에 소오스/ 드레인(129)을 형성할 수 있다.
도 2, 도 7a 및 도 7b를 다시 참조하여 본 발명의 실시예에 따른 모스 트랜지스터의 구조를 설명하기로 한다.
도 2, 도 7a 및 도 7b를 참조하면, 반도체기판(101)의 소정영역에 활성영역 (105)이 제공된다. 상기 활성영역(105)은 소자분리막(103)에 의해 한정된다. 상기 활성영역(105) 내에 상기 활성영역(105)을 가로지르는 채널 트렌치(107)가 제공된다. 상기 채널 트렌치(107)는 상기 소자분리막(103)과 접하고 서로 대향하는 한 쌍의 제1 측벽(103a)들 및 상기 활성영역(105)과 접하고 서로 대향하는 한 쌍의 제2 측벽(105a)들을 갖는다. 상기 제2 측벽(105a)들의 상부 측벽(105b), 즉 제2 상부 측벽(105b)들을 덮는 반구형 실리콘 입자막(113)이 제공된다. 상기 반구형 실리콘 입자막(113)은 진성 실리콘(intrinsic silicon)막일 수 있다. 상기 반구형 실리콘 입자막(113)을 갖는 상기 채널 트렌치(107) 내벽을 콘포말하게 덮는 게이트 절연막(115)이 제공된다. 상기 게이트 절연막(115)을 갖는 상기 채널 트렌치(107)를 채우면서 상기 활성영역(105)을 가로지르는 게이트 물질막 패턴(123)이 제공된다. 상기 게이트 물질막 패턴(123)은 적층된 폴리실리콘막 패턴(117), 금속 실리사이드막 패턴(119) 및 캐핑 절연막 패턴(121)으로 구성되어 있을 수 있다. 상기 게이트 물질막 패턴(123)의 측벽들 상에 게이트 스페이서(125)가 배치된다. 상기 게이트 스페이서(125)는 적어도 상기 반구형 실리콘 입자막(113)의 일부와 중첩되도록 배치될 수 있다. 상기 채널 트렌치(107) 양측 활성영역(105)에 소오스/드레인(129)이 배치될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 모스 트랜지스터를 보여주는 단면도이다.
본 실시예는 채널 트렌치의 하부 형상에 있어서, 도 7a 및 도 7b에 보여진 실시예와 다르다. 이에 따라, 본 실시예에서는 상기 채널 트렌치에 대한 설명만을 전개하기로 한다.
도 8을 참조하면, 채널 트렌치(107c)는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치(107a) 및 상기 하부 채널 트렌치(107a) 상에 위치하고 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치(107b)를 포함할 수 있다. 이때, 상기 반구형 실리콘 입자막(113)은 상기 상부 채널 트렌치(107b)의 측벽들 상에 배치될 수 있다.
상기와 같이 이루어진 본 발명에 의하면, 채널 트렌치의 상부 측벽들 상에 반구형 실리콘 입자막이 제공되어, 게이트 패턴이 오정렬되더라도 상기 게이트 패턴과 상기 게이트 패턴에 자기정렬되는 콘택패드와의 브릿지 현상을 방지할 수 있다. 또한, 채널 길이의 변동을 최소화할 수 있어 문턱전압을 안정적으로 조절할 수 있다.
Claims (9)
- 반도체기판;상기 반도체기판의 소정영역에 제공되어 활성영역을 한정하는 소자분리막;상기 활성영역 내에 제공되어 상기 소자분리막과 접하고 서로 대향하는 한 쌍의 제1 측벽들 및 상기 활성영역과 접하고 서로 대향하는 한 쌍의 제2 측벽들을 갖는 채널 트렌치;상기 제2 측벽들의 상부 측벽들을 덮는 반구형 실리콘 입자막; 및상기 반구형 실리콘 입자막을 갖는 상기 채널 트렌치를 채우면서 상기 활성영역을 가로지르는 절연된 게이트 물질막 패턴을 포함하는 모스 트랜지스터.
- 제 1 항에 있어서,상기 반구형 실리콘 입자막은 진성 실리콘(intrinsic silicon)막인 것을 특징으로 하는 모스 트랜지스터.
- 제 1 항에 있어서,상기 게이트 물질막 패턴의 측벽을 덮는 게이트 스페이서를 더 포함하되, 상기 게이트 스페이서는 적어도 상기 반구형 실리콘 입자막의 일부와 중첩되도록 배치된 것을 특징으로 하는 모스 트랜지스터.
- 제 1 항에 있어서,상기 채널 트렌치 양측 활성영역에 배치되는 소오스/드레인을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 1 항에 있어서,상기 채널 트렌치는실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치; 및상기 하부 채널 트렌치 상에 위치하고 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치를 포함하되, 상기 반구형 실리콘 입자막은 상기 상부 채널 트렌치의 측벽들을 덮는 것을 특징으로 하는 모스 트랜지스터.
- 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,상기 활성영역을 식각하여 상기 활성영역을 가로지르는 채널 트렌치를 형성하되, 상기 채널 트렌치는 상기 소자분리막과 접하는 한 쌍의 제1 측벽들 및 상기 활성영역과 접하는 한 쌍의 제2 측벽들을 갖도록 형성되고,상기 제2 측벽들의 상부 측벽들 상에 선택적으로 반구형 실리콘 입자막을 형성하고,상기 반구형 실리콘 입자막을 갖는 상기 채널 트렌치를 채우는 절연된 게이트 물질막 패턴을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 반구형 실리콘 입자막을 형성하기 전에 상기 채널 트렌치의 측벽들과 맞닿은 상기 활성영역을 추가 식각하는 것을 더 포함하되, 그에 의하여 상기 채널 트렌치는 상기 소자분리막과 접하는 한 쌍의 제1 측벽들 및 상기 활성영역과 접하는 한 쌍의 제2 측벽들을 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 반구형 실리콘 입자막을 형성하는 것은상기 채널 트렌치 내에 희생막을 형성하고,상기 희생막을 상기 채널 트렌치의 깊이 방향으로 부분 식각하여 상기 채널 트렌치의 상부 측벽들을 노출시키는 리세스를 형성하여 희생막 패턴을 형성하고,상기 리세스에 의하여 노출된 상기 제2 측벽들의 상부 측벽들 상에 반구형 실리콘 입자막을 형성하고,상기 리세스 하부의 상기 희생막 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 채널 트렌치 양측 활성영역에 소오스/드레인을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050059410A KR20070003433A (ko) | 2005-07-01 | 2005-07-01 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050059410A KR20070003433A (ko) | 2005-07-01 | 2005-07-01 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070003433A true KR20070003433A (ko) | 2007-01-05 |
Family
ID=37870290
Family Applications (1)
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| KR1020050059410A KR20070003433A (ko) | 2005-07-01 | 2005-07-01 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070003433A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869352B1 (ko) * | 2007-08-29 | 2008-11-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100920043B1 (ko) * | 2007-10-11 | 2009-10-07 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 및 그의 형성방법 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
2005
- 2005-07-01 KR KR1020050059410A patent/KR20070003433A/ko not_active Application Discontinuation
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