KR20090038158A - 비대칭 스페이서를 갖는 트랜지스터의 제조방법 - Google Patents
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Abstract
비대칭 스페이서를 갖는 트랜지스터 제조방법을 제공한다. 반도체 기판 상에 게이트 패턴을 형성한다. 상기 게이트 패턴의 일측벽 상의 제 1 스페이서 및 상기 일측벽과 마주보는 다른 측벽 상의 제 2 스페이서를 형성한다. 여기서, 상기 제 1 스페이서는 상기 제 2 스페이서에 비하여 얇다. 상기 제 1 스페이서에 인접한 상기 반도체 기판에 제 1 불순물 영역 및 상기 제 2 스페이서에 인접한 상기 반도체 기판에 제 2 불순물 영역을 형성한다. 여기서, 상기 제 1 불순물 영역은 상기 제 2 불순물 영역에 비하여 상기 게이트 패턴 하부면의 중심부에 가까이 형성된다.
비대칭 스페이서, 포토레지스트 패턴, 자기정렬콘택(SAC)
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 비대칭 스페이서를 갖는 트랜지스터의 제조방법에 관한 것이다.
DRAM, LOGIC용 반도체 회로가 고집적화로 인해 반도체 소자의 크기는 점점 감소하고 있다. 반도체 소자의 크기가 작아지면서 나타나는 문제점을 해소하기 위해 반도체 소자의 성능을 향상시키기 위한 다양한 구조의 반도체 소자가 개발되고 있다. 반도체 소자의 크기가 감소하면 채널 길이가 점점 감소하게 되고, 이에 따라 트랜지스터의 드레인에 강한 전계가 형성되어 핫 캐리어 효과(Hot Carrier Effect)가 발생할 수 있다. 이동하는 전자는 높은 전계를 받으면 지나치게 이동성이 커질 수 있는데, 이러한 전자는 절연막을 뚫고 가기도 하고, 절연막에 축적되어서 전기적 특성을 교란시킬 수도 있다. 이와 같은 현상에 의하여 소자의 특성이 열화되는데, 이러한 현상을 방지하기 위하여 LDD(Lightly Doped Drain)구조의 트랜지스터가 제안되었다.
LDD 구조의 트랜지스터는 강한 전계가 걸리는 드레인 영역 부분에 농도가 낮게 도핑된 저농도 영역과 게이트 측벽에 형성된 스페이서를 마스크로 이용하여 고농도 영역을 구비한 것을 말한다.
LDD 구조의 트랜지스터는 드레인 접합에서의 높은 전계에 의한 핫 캐리어 효과를 감소시키고, 게이트 전극 밑의 LDD 접합 깊이가 작기 때문에 게이트와 드레인 및 소스간의 오버랩 커패시턴스를 감소시킨다. 그러나, 드레인 영역에 LDD구조가 형성되면 이온농도가 감소하여 저항이 증가하게 되어 트랜지스터의 전류 특성이 나빠질 수 있다.
이러한 현상을 방지하기 위하여 비대칭 스페이서를 갖는 트랜지스터에 대해 연구되고 있다. 예를 들면, 미국특허 5,789,298호에 "비대칭 스페이서를 갖는 고성능 모스펫 구조 및 그 제조방법(High performance mosfet structure having asymmetrical spacer formation and method of making the same)" 이라는 제목으로 마크(Mark) 등에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 전류특성을 개선하기 위해 비대칭 스페이서를 갖는 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 비대칭 스페이서를 갖는 트랜지스터 제조방법을 제공한다. 반도체 기판 상에 게이트 패턴을 형성한다. 상기 게이트 패턴의 일측벽 상의 제 1 스페이서 및 상기 일측벽과 마주보는 다른 측벽 상의 제 2 스페이서를 형성한다. 여기서, 상기 제 1 스페이서는 상기 제 2 스페이서에 비하여 얇다. 상기 제 1 스페이서에 인접한 상기 반도체 기판에 제 1 불순물 영역 및 상기 제 2 스페이성 인접한 상기 반도체 기판에 제 2 불순물 영역을 형성한다. 여기서, 상기 제 1 불순물 영역은 상기 제 2 불순물 영역에 비하여 상기 게이트 패턴 하부면의 중심부에 가까이 형성된다.
다른 실시예들에서, 상기 게이트 패턴을 형성한 후에 상기 게이트 패턴을 마스크로 하여 상기 게이트 패턴의 측벽들에 인접한 상기 반도체 기판에 저농도 불순물을 주입하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 제 1 스페이서 및 상기 제 2 스페이서를 형성하기 전에 화학기상증착(Chemical vapor deposition;CVD) 방법을 이용하여 상기 게이트 패턴을 갖는 상기 반도체 기판 상에 식각저지막을 형성할 수 있다. 상기 식각저 지막은 실리콘질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 게이트 패턴의 측벽들에 제 1 절연성 스페이서들을 형성할 수 있다. 상기 게이트 패턴의 일측벽 상의 제 1 절연성 스페이서를 노출시키는 포토레지스트 패턴을 형성할 수 있다. 상기 게이트 패턴 및 상기 포토레지스트 패턴을 식각마스크로 하여 상기 노출된 제 1 절연성 스페이서를 식각할 수 있다. 상기 포토레지스트 패턴을 제거할 수 있다. 상기 게이트 패턴의 측벽들 상에 제 2 절연성 스페이서들을 형성할 수 있다.
또 다른 실시예들에서, 상기 제 1 불순물 영역은 소스 영역으로 형성할 수 있다.
또 다른 실시예들에서, 상기 일측벽 상의 상기 제 1 스페이서를 노출시키는 포토레지스트 패턴을 형성할 수 있다. 상기 제 1 스페이서, 상기 게이트 패턴 및 상기 포토레지스트 패턴을 마스크로 하여 상기 제 1 스페이서에 인접한 상기 반도체 기판에 상기 불순물을 주입하여 소스 영역을 형성할 수 있다.
본 발명의 다른 양태에 따르면, 비대칭 스페이서들을 갖는 반도체 소자의 제조방법을 제공한다. 반도체 기판 상에 제 1 측벽과 제 2 측벽을 갖는 제 1 게이트 패턴 및 제 3 측벽과 제 4 측벽을 갖는 제 2 게이트 패턴을 형성한다. 여기서, 상기 제 2 측벽과 상기 제 3 측벽은 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에서 서로 마주보고 있다. 상기 제 1 측벽 상의 제 1 스페이서 및 상기 제 2 측벽 상의 제 2 스페이서를 형성한다. 여기서, 상기 제 1 스페이서는 상기 제 2 스페이서보다 두껍다. 상기 제 3 측벽 상의 제 3 스페이서 및 상기 제 4 측벽 상의 제 4 스페이서를 형성한다. 여기서, 상기 제 3 스페이서는 상기 제 4 스페이서보다 얇다. 상기 제 1 내지 제 4 스페이서 및 상기 게이트 패턴들을 마스크로 하여 상기 반도체 기판에 불순물을 주입하여 불순물 영역들을 형성한다.
다른 실시예들에서, 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴을 형성한 후에 상기 제 1 및 제 2 게이트 패턴을 마스크로 하여 상기 제 1 내지 제 4 측벽에 인접한 상기 반도체 기판에 저농도 불순물을 주입하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 불순물 영역들 중 일부는 상기 제 2 스페이서 및 상기 제 3 스페이서에 인접한 상기 반도체 기판에 공통소스영역으로 형성할 수 있다.
또 다른 실시예들에서, 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 자기정렬콘택 플러그를 형성할 수 있다.
본 발명에 따른 비대칭 스페이서를 갖는 트랜지스터는 소스 영역이 게이트 패턴 하부면의 중심축 방향으로 확장하여 도펀트 농도가 증가함에 따라 저항감소로 트랜지스터의 전류 특성이 개선될 수 있다. 또한 드레인 쪽의 스페이서의 두께를 크게 하는 방향으로 비대칭 스페이서를 만들어 드레인 쪽의 전계가 감소하게 되므로 핫 캐리어 효과(Hot Carrier Effect)의 신뢰성이 좋아질 수 있고, 드레인 영역과 게이트 전극이 오버랩되는 부분이 줄어들어 GIDL(Gate Induced Drain Leakage) 이 개선될 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 구조체들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 게이트 패턴(15)을 형성한다. 상기 반도체 기판(100) 상에 게이트 절연막, 게이트 도전막 및 마스크 절연막을 순차적으로 형성하고, 상기 마스크 절연막, 게이트 도전막 및 게이트 절연막을 패터닝(patterning)하여 상기 게이트 패턴(15)을 형성할 수 있다. 그 결과, 상기 게이트 패턴(15)은 차례로 적층된 게이트 절연막 패턴(10), 게이트 전극(12) 및 마스크 패턴(14)을 포함하도록 형성할 수 있다. 상기 게이트 절연막은 열산화막으로 형성할 수 있다. 상기 게이트 도전막은 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 게이트 패턴(15)을 마스크로 하여 상기 게이트 패턴의 측벽들(50, 52)에 인접한 상기 반도체 기판(100)에 저농도 불순물을 주입할 수 있다. 이 때, 상기 게이트 패턴의 측벽들(50, 52)에 인접한 상기 반도체 기판(100)에 저농도 불순물 영역(40)을 형성할 수 있다. 상기 저농도 불순물 영역(40)은 상기 게이트 패턴 하부면(54)의 중심부에 대해 대칭일 수 있다.
도 2를 참조하면, 상기 게이트 패턴(15)을 갖는 상기 반도체 기판(100) 상에 식각저지막(16)을 형성할 수 있다. 상기 식각저지막(16)은 화학기상증착(Chemical vapor deposition; CVD) 방법을 이용하여 형성할 수 있다. 상기 식각저지막(16)은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다.
상기 반도체 기판(100) 상의 상기 식각저지막(16)을 덮는 제 1 스페이서 절연막(18)을 형성할 수 있다. 상기 제 1 스페이서 절연막(18)은 LTO(Low Temperature Oxide), MTO(Medium Temperature Oxide), HTO(High Temperature Oxide), 및 ALD(Atomic Layer Deposition) 산화막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
도 3 및 도 4를 참조하면, 상기 제 1 스페이서 절연막(18)을 이방성 식각방법을 통해 상기 게이트 패턴의 측벽들(50, 52) 상에 제 1 절연성 스페이서(20a, 20b)를 형성할 수 있다.
일반적인 사진공정을 이용하여 상기 반도체 기판(100) 상에 포토레지스트를 도포할 수 있다. 상기 포토레지스트를 패턴화하여 상기 게이트 패턴(15)의 일측벽(50) 상의 제 1 절연성 스페이서(20a)를 노출시키는 포토레지스트 패턴(200)을 형성할 수 있다. 상기 포토레지스트 패턴(200)은 상기 일측벽(50)과 마주보는 다른 측벽(52) 상의 제 1 절연성 스페이서(20b) 및 상기 다른 측벽(52)에 인접한 반도체 기판(100)을 덮을 수 있다. 상기 포토레지스트 패턴(200)은 상기 다른 측벽(52) 상의 제 1 절연성 스페이서(20b)를 완전히 덮는 것이 바람직하다.
상기 게이트 패턴(15) 및 상기 포토레지스크 패턴(200)을 식각마스크로 하여 상기 노출된 제 1 절연성 스페이서(20a)를 등방성 식각할 수 있다. 이 때, 상기 다른 측벽(52) 상의 제 1 절연성 스페이서(20b)는 포토레지스트 패턴이 마스크 역할을 하여 식각되지 않고 보존된다.
도 5 및 도 6을 참조하면, 상기 포토레지스트 패턴(200)을 제거할 수 있다. 상기 포토레지스트 패턴(200)의 제거로 인해 상기 다른 측벽(52) 상의 제 1 절연성 스페이서(20b)가 노출될 수 있다. 상기 노출된 제 1 절연성 스페이서(20b) 및 상기 게이트 패턴(15)을 갖는 상기 반도체 기판(100)을 덮는 제 2 스페이서 절연막(21)을 형성할 수 있다. 상기 제 2 스페이서 절연막(21)을 이방성 식각하여 상기 게이트 패턴의 측벽들(50, 52) 상에 제 2 절연성 스페이서(30a, 30b)를 형성할 수 있다. 이 때, 상기 제 2 절연성 스페이서(30a, 30b)에 인접한 상기 반도체 기판(100) 상의 식각저지막(16)이 식각되어 상기 게이트 패턴의 측벽(50, 52)에 식각저지막 패턴(25a, 25b)이 형성될 수 있다.
여기서, 상기 게이트 패턴의 측벽들(50, 52) 상에 서로 다른 두께를 갖는 비대칭 스페이서를 형성할 수 있다. 상기 게이트 패턴의 일측벽(50) 상에 상기 식각저지막 패턴(25a) 및 상기 제 2 절연성 스페이서(30a)를 포함하는 제 1 스페이 서(60a)가 형성될 수 있다. 상기 일측벽(50)과 마주보는 다른 측벽(52) 상에 상기 식각저지막 패턴(25b), 상기 제 1 절연성 스페이서(20b) 및 상기 제 2 절연성 스페이서(30b)를 포함하는 제 2 스페이서(60b)가 형성될 수 있다. 상기 일측벽(50) 상의 제 1 스페이서(60a)는 상기 다른 측벽(52) 상의 제 2 스페이서(60b)와 달리 제 1 절연성 스페이서(20a)를 포함하지 않으므로 상기 다른 측벽(52) 상의 제 2 스페이서(60b)에 비하여 두께가 얇게 형성될 수 있다. 따라서, 상기 게이트 패턴의 측벽들 상에 비대칭 스페이서를 형성할 수 있다.
상기 제 1 스페이서(60a)에 인접한 상기 반도체 기판(100)에 제 1 불순물 영역(120) 및 상기 제 2 스페이서(60b)에 인접한 상기 반도체 기판(100)에 제 2 불순물 영역(140)을 형성할 수 있다. 여기서, 상기 제 1 불순물 영역(120)은 상기 제 2 불순물 영역(140)에 비하여 상기 게이트 패턴 하부면(54)의 중심부에 가까이 형성될 수 있다. 상기 제 1 불순물 영역(120)은 소스 영역으로 형성할 수 있다. 상기 제 2 불순물 영역(140)은 드레인 영역으로 형성할 수 있다. 이 때, 상기 소스 영역은 상기 드레인 영역에 비하여 상기 게이트 패턴 하부면(54)의 중심부에 가까이 형성되어, 상기 소스 영역 도핑 농도의 증가로 인하여 소스저항이 감소됨에 따라 트랜지스터 전류특성이 향상될 수 있다.
본 발명은 코어(Core) 영역 또는 페리(Peri) 영역으로 사용하기 위한 트랜지스터 제조방법을 제공할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 도 1 내지 도 6을 참조하여 설명된 것과 동일한 방법을 사용하여 반도체 기판(100) 상에 게이트 패턴(15)을 형성할 수 있다. 상기 게이트 패턴(15)은 차례로 적층된 게이트 절연막 패턴(10), 게이트 전극(12) 및 마스크 패턴(14)을 포함하도록 형성할 수 있다. 상기 게이트 패턴(15)을 마스크로 하여 상기 게이트 패턴의 측벽들(50, 52)에 인접한 상기 반도체 기판(100)에 저농도 불순물을 주입하여 저농도 불순물 영역(40)을 형성할 수 있다.
상기 게이트 패턴의 측벽들(50, 52) 상에 서로 다른 두께를 갖는 비대칭 스페이서를 형성할 수 있다. 상기 게이트 패턴의 일측벽(50) 상에 상기 식각저지막 패턴(25a) 및 상기 제 2 절연성 스페이서(30a)를 포함하는 제 1 스페이서(60a)가 형성될 수 있다. 상기 일측벽(50)과 마주보는 다른 측벽(52) 상에 상기 식각저지막 패턴(25b), 상기 제 1 절연성 스페이서(20b) 및 상기 제 2 절연성 스페이서(30b)를 포함하는 제 2 스페이서(60b)가 형성될 수 있다. 상기 일측벽(50) 상의 제1 스페이서(60a)는 상기 다른 측벽(52) 상의 제 2 스페이서(60b)와 달리 제 1 절연성 스페이서(20a)를 포함하지 않으므로 상기 제 1 스페이서(60a)는 상의 제 2 스페이서(60b)에 비하여 두께가 얇게 형성될 수 있다.
상기 게이트 패턴의 일측벽(50) 상의 제 1 스페이서(60a)를 노출시키는 포토레지스트 패턴(300)을 형성할 수 있다. 상기 제 1 스페이서(60a), 상기 게이트 패턴(15) 및 상기 포토레지스트 패턴(300)을 마스크로 하여 상기 제 1 스페이서(60a)에 인접한 상기 반도체 기판(100)에 불순물을 주입하여 소스 영역(120)을 형성할 수 있다. 상기 포토레지스트 패턴(300)이 마스크 역할을 하여 상기 제 2 스페이 서(60b)에 인접한 상기 반도체 기판(100)에는 추가적인 고농도 불순물의 주입이 없으므로 저농도 불순물 영역(40)만 형성될 수 있다. 상기 제 2 스페이서(60b))에 인접한 저농도 불순물 영역(40)은 드레인 영역이 될 수 있는데, 상기 드레인 영역에 고농도 불순물 주입을 생략함으로써 핫 캐리어 효과(Hot Carrier Effect)가 개선될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 반도체 기판(700) 상에 제 1 측벽(310b)과 제 2 측벽(310a)을 갖는 제 1 게이트 패턴(215a) 및 제 3 측벽(320a)과 제 4 측벽(320b)을 갖는 제 2 게이트 패턴(215b)을 형성할 수 있다. 여기서, 상기 제 2 측벽(310a)과 상기 제 3 측벽(320a)은 상기 제 1 게이트 패턴(215a)과 상기 제 2 게이트 패턴(215b) 사이에서 서로 마주보고 있다.
상기 게이트 패턴들(215a, 215b)을 마스크로 하여 상기 제 1 내지 제 4 측벽(310a, 310b, 320a, 320b)에 인접한 상기 반도체 기판(700)에 저농도 불순물을 주입하여 저농도 불순물 영역(400)을 형성할 수 있다.
상기 저농도 불순물 영역(400)은 드레인 접합에서의 높은 전계에 의한 핫 캐리어 효과를 감소시키고, 게이트 전극 밑의 LDD(Lightly Doped Drain) 접합 깊이가 작기 때문에 게이트와 드레인 및 소스간의 오버랩 커패시턴스를 감소시킬 수 있다.
상기 제 1 게이트 패턴(215a) 및 상기 제 2 게이트 패턴(215b)은 각각 차례로 적층된 게이트 절연막 패턴(210a, 210b), 게이트 전극(212a, 212b) 및 마스크 패턴(214a, 214b)을 포함하도록 형성할 수 있다. 상기 게이트 절연막 패턴(210a, 210b)은 실리콘산화막으로 형성할 수 있다. 상기 게이트 전극(212a, 212b)은 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 제 1 측벽(310b) 상의 제 1 스페이서(240b) 및 상기 제 2 측벽(310a) 상의 제 2 스페이서(240a)를 형성할 수 있다. 여기서 상기 제 1 스페이서(240b)는 상기 제 2 스페이서(240a)보다 두께가 두꺼울 수 있다. 상기 제 3 측벽(320a) 상의 제 3 스페이서(280a) 및 상기 제 4 측벽(320b) 상의 제 4 스페이서(280b)를 형성할 수 있다. 여기서, 상기 제 3 스페이서(280a)는 상기 제 4 스페이서(280b)보다 두께가 얇을 수 있다. 따라서, 상기 제 1 및 제 2 게이트 패턴의 측벽들 상에 각각 비대칭 스페이서를 형성할 수 있다.
상기 게이트 패턴들(215a, 215b) 사이에 있는 상기 제 2 스페이서(240a) 및 상기 제 3 스페이서는(280a)는 각각 식각저지막 패턴(220a, 260a) 및 제 2 절연성 스페이서(222a, 262a)를 포함하도록 형성할 수 있다. 상기 제 1 측벽(310b) 상의 t상기 제 1 스페이서(240b)와 상기 제 4 측벽(320b) 상의 상기 제 4 스페이서(280b)는 각각 식각저지막 패턴(220b, 260b), 제 1 절연성 스페이서(230b, 270b) 및 제 2 절연성 스페이서(222b, 262b)를 포함하도록 형성할 수 있다. 상기 제 1 절연성 스페이서(230b, 270b)는 실리콘산화막으로 형성할 수 있다. 상기 식각저지막 패턴(220a, 260a)과 상기 제 2 절연성 스페이서(222a, 262a)는 실리콘질화막 또는 실리콘산질화막으로 형성될 수 있다. 상기 제 2 절연성 스페이서(222a, 262a)는 이후 실시되는 자기정렬 콘택 형성공정에서 식각방지층의 역할을 할 수 있다.
상기 제 1 내지 제 4 스페이서(240a 240b, 280a, 280b) 및 상기 게이트 패턴들(215a, 215b)을 마스크로 하여 상기 반도체 기판(700)에 불순물을 주입하여 불순물 영역들(500, 600)을 형성할 수 있다. 상기 불순물 영역들(500, 600)은 상기 제 2 스페이서(240a) 및 상기 제 3 스페이서(280a)에 인접한 제 1 불순물 영역(500)과 상기 제 1 스페이서(240b) 및 상기 제 4 스페이서(280b)에 인접한 제 2 불순물 영역(600)을 포함하도록 형성할 수 있다. 상기 제 2 스페이서(240a) 및 상기 제 3 스페이서(280a)에 인접한 상기 제 1 불순물 영역(500)은 공통소스영역으로 형성할 수 있다.
상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴은 각각 비대칭 스페이서를 포함할 수 있다. 상기 비대칭 스페이서를 마스크로 사용함으로써 상기 제 1 불순물 영역(500)이 상기 제 2 불순물 영역(600)에 비하여 상대적으로 상기 게이트 패턴 하부면의 중심부에 가까이 형성될 수 있다.
상기 게이트 패턴들(215a, 215b) 및 상기 제 1 내지 제 4 스페이서(240a 240b, 280a, 280b)를 갖는 상기 반도체 기판(700) 전면에 절연막(530)을 증착할 수 있다. 상기 절연막(530)을 자기정렬콘택(Self-Aligned Contact; SAC) 공정에 의해 선택적으로 식각하여 상기 게이트 패턴들(215a, 215b) 사이에 콘택홀을 형성할 수 있다. 상기 게이트 패턴들(215a, 215b) 사이에 있는 상기 제 2 및 제 3 스페이서(240a, 280a)는 식각저지막 역할을 할 수 있다. 상기 콘택홀에 도전물질을 채워 자기정렬콘택 플러그(550)를 형성할 수 있다. 상기 절연막(530)과 상기 제 2 및 제 3 스페이서(240a, 280a)는 식각선택비를 가질 수 있다. 상기 자기정렬콘택 플러 그(550)는 상기 제 2 및 제 3 스페이서(240a, 280a)에 정렬될 수 있다. 이 때, 상기 제 1 및 제 4 스페이서(240b, 280b)에 인접한 상기 반도체 기판(700) 상에 콘택 플러그(570)를 형성할 수 있다.
상기 게이트 패턴들(215a, 215b) 사이에 있는 상기 제 2 및 제 3 스페이서(240a, 280a)는 실리콘질화막 또는 실리콘산질화막으로 두께가 두껍게 형성되어, 자기정렬콘택(SAC)을 수행할 경우 에칭 마진(Etching Margin)이 크므로 쉬링크(Shrink)에 유리하다. 또한, 자기정렬콘택 플러그(550)를 형성할 경우, 상기 자기정렬콘택 플러그(550)는 스페이서의 바깥에 놓여야 하므로 스페이서의 두께에 의해 제한을 받을 수 있다. 그런데 비대칭 스페이서로 반도체 소자를 형성할 경우, 한쪽 스페이서를 감소하는 방향으로 형성시 줄어든 거리만큼 활성영역의 크기(Active Size)를 감소시키면 전체 면적을 줄일 수 있어 쉬링크(shrink) 효과를 얻을 수 있다.
상기 반도체 소자는 코어(Core) 영역으로 사용하기 위해 제공될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반소체 소자의 제조방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 도 8을 참조하여 설명한 것과 동일한 방법을 사용하여 반도체 기판(700) 상에 제 1 게이트 패턴(215a) 및 제 2 게이트 패턴(215b)을 형성할 수 있다. 상기 게이트 패턴들(215a, 215b)을 마스크로 하여 상기 게이트 패턴들의 측벽들(310a, 310b, 320a, 320b)에 인접한 상기 반도체 기판(700)에 저농도 불순물을 주입하여 저농도 불순물 영역(400)을 형성할 수 있다. 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴의 측벽들(310a, 310b, 320a, 320b)에 제 1 내지 제 4 스페이서(240a 240b, 280a, 280b)를 형성할 수 있다. 여기서, 상기 게이트 패턴들(215a, 215b) 사이에 있는 상기 제 2 및 제 3 측벽(310a, 320a) 상의 제 2 및 제 3 스페이서(240a, 280a)는 상기 제 1 및 제 4 측벽(310b, 320b) 상의 제 1 및 제 4 스페이서(240b, 280b)보다 두께가 얇게 형성될 수 있다.
상기 게이트 패턴들(215a, 215b) 사이에 있는 상기 제 2 및 제 3 스페이서(240a, 280a)를 노출시키는 포토레지스트 패턴(미도시)를 형성할 수 있다. 상기 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판(700)에 불순물을 주입할 수 있다. 상기 불순물을 주입하여 상기 제 1 게이트 패턴(215a)과 상기 제 2 게이트 패턴(215b) 사이에 있는 상기 제 2 스페이서(240a) 및 상기 제 3 스페이서(280a)에 인접한 상기 반도체 기판(700)에 제 1 불순물 영역(500)을 형성할 수 있다. 상기 제 1 불순물 영역(500)은 공통 소스영역으로 형성할 수 있다. 상기 포토레지스트 패턴이 마스크 역할을 하여 상기 제 1 스페이서(240b) 및 상기 제 4 스페이서(280b)에 인접한 반도체 기판(700)에는 추가적인 고농도 불순물의 주입이 없어 저농도 불순물 영역(400)만 형성될 수 있다. 상기 저농도 불순물 영역(400)은 드레인 영역이 될 수 있는데, 상기 드레인 영역에 고농도의 불순물 주입을 생략함으로써 핫 캐리어 효과(Hot Carrier Effect)가 개선될 수 있다.
상기 게이트 패턴들(215a, 215b) 및 상기 제 1 내지 제 4 스페이서들(240a 240b, 280a, 280b)을 갖는 상기 반도체 기판(700) 전면에 절연막(530)을 증착할 수 있다. 상기 절연막(530)을 자기정렬콘택(SAC) 공정에 의해 선택적으로 식각하여 상 기 게이트 패턴들(215a, 215b) 사이에 콘택홀을 형성할 수 있다. 상기 콘택홀에 도전물질을 채워 자기정렬콘택 플러그(550)를 형성할 수 있다. 상기 게이트 패턴들(215a, 215b) 사이에 있는 상기 제 2 및 제 3 스페이서(240a, 280a)는 식각저지막 역할을 할 수 있다. 상기 자기정렬콘택 플러그(550)는 상기 제 2 및 제 3 스페이서(240a, 280a)에 정렬될 수 있다. 상기 절연막(530)과 상기 제 2 및 제 3 스페이서(240a, 280a)는 식각선택비를 가질 수 있다. 이 때, 상기 제 1 및 제 4 스페이서(240b, 280b)에 인접한 상기 반도체 기판(700) 상에 콘택 플러그(570)를 형성할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
Claims (10)
- 반도체 기판 상에 게이트 패턴을 형성하고,상기 게이트 패턴의 일측벽 상의 제 1 스페이서 및 상기 일측벽과 마주보는 다른 측벽 상의 제 2 스페이서를 형성하되, 상기 제 1 스페이서는 상기 제 2 스페이서에 비하여 얇고,상기 제 1 스페이서에 인접한 상기 반도체 기판에 제 1 불순물 영역 및 상기 제 2 스페이서에 인접한 상기 반도체 기판에 제 2 불순물 영역을 형성하되, 상기 제 1 불순물 영역은 상기 제 2 불순물 영역에 비하여 상기 게이트 패턴 하부면의 중심부에 가까이 형성되는 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 패턴을 형성한 후에상기 게이트 패턴을 마스크로 하여 상기 게이트 패턴의 측벽들에 인접한 상기 반도체 기판에 저농도 불순물을 주입하는 것을 더 포함하는 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 스페이서 및 상기 제 2 스페이서를 형성하기 전에화학기상증착(Chemical vapor deposition; CVD) 방법을 이용하여 상기 게이트 패턴을 갖는 상기 반도체 기판 상에 식각저지막을 형성하는 것을 더 포함하는 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제1 스페이서 및 상기 제 2 스페이서를 형성하는 것은상기 게이트 패턴의 측벽들에 제 1 절연성 스페이서들을 형성하고,상기 게이트 패턴의 일측벽 상의 제 1 절연성 스페이서를 노출시키는 포토레지스트 패턴을 형성하고,상기 게이트 패턴 및 상기 포토레지스트 패턴을 식각마스크로 하여 상기 노출된 제 1 절연성 스페이서를 식각하고,상기 포토레지스트 패턴을 제거하고,상기 게이트 패턴의 측벽들 상에 제 2 절연성 스페이서들을 형성하는 것을 포함하는 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 불순물 영역은 소스 영역으로 형성하는 것을 특징으로 하는 트랜 지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 불순물 영역을 형성하는 것은상기 일측벽 상의 상기 제 1 스페이서를 노출시키는 포토레지스트 패턴을 형성하고,상기 제 1 스페이서, 상기 게이트 패턴 및 상기 포토레지스트 패턴을 마스크로 하여 상기 제 1 스페이서에 인접한 상기 반도체 기판에 불순물을 주입하여 소스 영역을 형성하는 것을 포함하는 트랜지스터 제조방법.
- 반도체 기판 상에 제 1 측벽과 제 2 측벽을 갖는 제 1 게이트 패턴 및 제 3 측벽과 제 4 측벽을 갖는 제 2 게이트 패턴을 형성하되, 상기 제 2 측벽과 상기 제 3 측벽은 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에서 서로 마주보고,상기 제 1 측벽 상의 제 1 스페이서 및 상기 제 2 측벽 상의 제 2 스페이서를 형성하되, 상기 제 1 스페이서는 상기 제 2 스페이서보다 두껍고,상기 제 3 측벽 상의 제 3 스페이서 및 상기 제 4 측벽 상의 제 4 스페이서를 형성하되, 상기 제 3 스페이서는 상기 제 4 스페이서보다 얇고,상기 제 1 내지 제 4 스페이서 및 상기 게이트 패턴들을 마스크로 하여 상기 반도체 기판에 불순물을 주입하여 불순물 영역들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴을 형성한 후에상기 제 1 및 제 2 게이트 패턴을 마스크로 하여 상기 제 1 내지 제 4 측벽에 인접한 상기 반도체 기판에 저농도 불순물을 주입하는 것을 더 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 불순물 영역들 중 일부는 상기 제 2 스페이서 및 상기 제 3 스페이서에 인접한 상기 반도체 기판에 공통소스영역으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 자기정렬콘택 플러그를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1020070103505A KR20090038158A (ko) | 2007-10-15 | 2007-10-15 | 비대칭 스페이서를 갖는 트랜지스터의 제조방법 |
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| KR1020070103505A KR20090038158A (ko) | 2007-10-15 | 2007-10-15 | 비대칭 스페이서를 갖는 트랜지스터의 제조방법 |
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| KR20090038158A true KR20090038158A (ko) | 2009-04-20 |
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| KR1020070103505A KR20090038158A (ko) | 2007-10-15 | 2007-10-15 | 비대칭 스페이서를 갖는 트랜지스터의 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9040394B2 (en) | 2013-03-12 | 2015-05-26 | Samsung Electronics Co., Ltd. | Method for fabricating a semiconductor device |
| US9773796B2 (en) | 2014-04-30 | 2017-09-26 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
-
2007
- 2007-10-15 KR KR1020070103505A patent/KR20090038158A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| US9040394B2 (en) | 2013-03-12 | 2015-05-26 | Samsung Electronics Co., Ltd. | Method for fabricating a semiconductor device |
| US9773796B2 (en) | 2014-04-30 | 2017-09-26 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
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