KR101129745B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트와 소스/드레인 간의 중첩되는 영역에서 GIDL(Gate Induced Drain Leakage)의 증가를 억제할 수 있도록 리세스 게이트 구조를 형성하고, GIDL(Gate Induced Drain Leakage)에 약한 영역에 게이트 절연막의 두께를 두껍게 증착함으로써 GIDL(Gate Induced Drain Leakage)을 감소시켜 누설 전류에 의한 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 셀 트랜지스터 형성 시, 전류 누수(Leakage)를 감소시켜 트랜지스터의 온/오프 특성을 향상시키는 반도체 소자 및 그 제조 방법에 관한 기술이다.
일반적으로, 반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM, Dynamic Random Access Memory)는 기억된 정보를 읽어내기도 하며 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
여기서, 디램 등의 메모리나 로직(logic) 등에 주로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)는 반도체 기판 상부에 게이트 산화막, 폴리실리콘막, 게이트 금속 및 게이트 하드마스크층을 증착한 후 마스크/식각 공정으로 게이트를 적층하여 채널을 형성하는 구조를 갖는다.
일반적인 구조의 반도체 소자의 크기를 축소할 경우 채널의 길이가 짧아진다. 소자의 채널의 길이가 짧아지게 되면 단 채널 효과 및 GIDL(Gate Induced Drain Leakage) 특성이 나빠지며, 이를 개선하기 위해 게이트 채널 길이의 증가가 필요하다. 이러한 증가된 게이트 채널 길이에 의하여 게이트 저항이 증가되는 문제점이 있고, 게이트와 소스/드레인 영역이 중첩되는 영역에서 GIDL 특성이 나빠지는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 게이트와 소스/드레인 간의 중첩되는 영역에서 GIDL(Gate Induced Drain Leakage)의 증가를 억제할 수 있도록 리세스 게이트 구조를 형성하고, GIDL(Gate Induced Drain Leakage)에 약한 영역에 게이트 절연막의 두께를 두껍게 증착함으로써 GIDL(Gate Induced Drain Leakage)을 감소시켜 누설 전류에 의한 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판에 제 1 리세스를 형성하는 단계, 상기 제 1 리세스 및 상기 반도체 기판에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 및 상기 반도체 기판을 식각하여 제 2 리세스를 형성하는 단계, 상기 제 2 리세스 및 제 1 절연막 상에 제 2 절연막을 형성하는 단계, 상기 제 2 리세스와 수직으로 위치가 겹치는 상기 제 2 절연막 상에 게이트 패턴을 형성하는 단계 및 상기 반도체 기판이 노출될 때까지 상기 제 2 절연막 및 상기 제 1 절연막을 식각하여 상기 게이트 패턴의 양 에지부에 제 2 절연막 패턴 및 제 1 절연막 패턴을 형성하되, 상기 제 2 및 제 1 절연막 패턴은 서로 비대칭적인 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 리세스는 100Å ~ 400Å 깊이로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 절연막은 산화막(oxide)을 포함하며, 10Å ~ 100Å 두께로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 리세스는 1200Å ~ 1500Å 깊이로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막은 산화막(oxide)을 포함하며, 10Å ~ 100Å 두께로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 리세스의 너비는 상기 제 2 리세스의 너비보다 넓게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴 사이에 스토리지노드 콘택 플러그와 연결되는 상기 반도체 기판은 비트라인 콘택 플러그와 연결되는 상기 반도체 기판보다 높은 단차를 갖는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계는 상기 제 2 절연막 상에 폴리실리콘막, 금속 실리사이드 및 산화막을 순차적으로 형성하는 단계 및 게이트 패턴 마스크를 이용하여 상기 제 2 절연막이 노출될 때까지 상기 산화막, 상기 금속 실리사이드 및 상기 폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계 후, 상기 게이트 패턴 상에 제 3 및 제 4 절연막을 형성하는 단계, 상기 반도체 기판이 노출될 때까지 상기 제 4 및 제 3 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
아울러, 본 발명은 리세스가 구비된 반도체 기판상에 형성된 게이트 패턴, 상기 게이트 패턴의 하부의 양 에지부에 형성된 절연막 패턴을 구비하되, 상기 게이트 패턴의 양 에지부의 상기 절연막 패턴은 서로 비대칭적인 두께를 갖는 것을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 게이트 패턴 사이에 비트라인 콘택 플러그와 연결되는 상기 반도체 기판에 구비된 상기 절연막 패턴의 두께보다 스토리지 노드 콘택 플러그와 연결되는 상기 반도체 기판에 구비된 상기 절연막 패턴의 두께가 더 두꺼운 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴 사이에 스토리지노드 콘택 플러그와 연결되는 상기 반도체 기판은 비트라인 콘택 플러그와 연결되는 상기 반도체 기판보다 높은 단차를 갖는 것을 특징으로 한다.
본 발명은 게이트와 소스/드레인 간의 중첩되는 영역에서 GIDL(Gate Induced Drain Leakage)의 증가를 억제할 수 있도록 리세스 게이트 구조를 형성하고, GIDL(Gate Induced Drain Leakage)에 약한 영역에 게이트 절연막의 두께를 두껍게 증착함으로써 GIDL(Gate Induced Drain Leakage)을 감소시켜 누설 전류에 의한 리프레쉬 특성을 개선할 수 있는 장점을 가진다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 2a 내지 도 2n은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2n은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판에 형성된 활성 영역(110) 및 게이트 패턴(200)을 도시한 도면이다.
여기서, 일실시예로서, 활성 영역(105)은 길이 방향으로 205nm의 너비로 형성되고 리세스 게이트 패턴(200)은 35nm의 너비로 형성된다. 이때, 제 1 리세스(115)는 119nm의 너비로 형성되고, 리세스 게이트 패턴(200)과 리세스 게이트 패턴(200) 사이의 너비를 모두 포함하여 115nm 너비로 형성된다. 제 1 리세스(115)의 너비는 리세스 게이트 패턴(200)과 리세스 게이트 패턴(200) 사이를 포함한 너비와 비교하면 4nm의 너비 차이를 갖는다. 이러한 너비 차이로 인하여 후속 공정 중 게이트 절연막 증착 시 리세스 게이트 패턴(200)과 소스/드레인 영역 사이에 게이트 절연막을 두껍게 증착할 수 있는 장점이 있다.
도 2a 내지 도 2n은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)상에 감광막을 형성한 후, 제 1 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(110)을 형성한다. 감광막 패턴(110)을 식각 마스크로 반도체 기판(100)을 식각하여 제 1 리세스(115)를 형성한다. 이때, 반도체 기판(100)을 식각하여 형성된 제 1 리세스(115)는 100Å ~ 400Å 깊이로 형성하는 것이 바람직하며, 가장 바람직하게는 200Å ~ 300Å 깊이로 형성하는 것이 바람직하다.
도 2b를 참조하면, 감광막 패턴(110)을 제거한 후, 제 1 리세스(115)와 반도체 기판(100)상에 제 1 절연막(120)을 형성한다. 이때, 제 1 절연막(120)은 산화막(Oxide)으로 형성하는 것이 바람직하며, 10Å ~ 100Å 두께로 형성하는 것이 바람직하다. 가장 바람직하게는 20Å ~ 40Å 두께로 형성하는 것이 바람직하다. 여기서, 제 1 절연막(120)을 형성할 때 건식(dry) 산화 공정을 이용하는 것이 바람직하다.
도 2c 및 도 2d를 참조하면, 제 1 절연막(120) 상에 감광막을 형성한 후, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(130)을 형성한다. 감광막 패턴(130)을 식각 마스크로 제 1 절연막(120) 및 반도체 기판(100)을 식각하여 제 2 리세스(140, recess)를 형성한다. 이때, 제 1 절연막(120) 및 반도체 기판(100)을 식각하여 형성된 제 2 리세스(140)는 1200Å ~ 1500Å 깊이로 형성되는 것이 바람직하며, 가장 바람직하게는 1300Å ~ 1400Å 깊이로 형성되는 것이 바람직하다.
도 2e 및 도 2f를 참조하면, 감광막 패턴(130)을 제거한 후, 제 2 리세스(140) 및 제 1 절연막(120) 상에 제 2 절연막(150)을 형성한다. 이때, 제 2 절연막(150)은 산화막(Oxide)으로 형성하는 것이 바람직하며, 10Å ~ 100Å 두께로 형성하는 것이 바람직하다. 가장 바람직하게는 50Å ~ 60Å 두께로 형성하는 것이 바람직하다. 여기서, 제 2 절연막(150)을 형성할 때 건식(dry) 산화 공정을 이용하는 것이 바람직하다. 여기서, 반도체 기판(100) 상에 형성된 제 2 및 제 1 절연막(120, 150)의 두께는 제 2 리세스(140) 상에 형성된 제 2 절연막(150)의 두께보다 더 두껍게 형성되어 후속 공정에서 게이트 간의 전류 누수(Current Leakage)를 방지할 수 있다.
도 2g 및 도 2h를 참조하면, 제 2 절연막(150) 상에 폴리실리콘막(160)을 형성한다. 이때, 폴리실리콘막(160)을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각하는 것이 바람직하다.
도 2i 및 도 2j를 참조하면, 폴리실리콘막(160) 상에 금속 실리사이드(170, silicide) 및 산화막(180)을 순차적으로 형성한다. 산화막(180) 상에 감광막을 형성한 후, 게이트 패턴 형성용 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴(190)을 형성한다.
도 2k를 참조하면, 감광막 패턴(190)을 식각 마스크로 제 2 절연막(150)이 노출될 때까지 산화막(180), 금속 실리사이드(170) 및 폴리실리콘막(160)을 순차적으로 식각하여 산화막 패턴(185), 금속 실리사이드 패턴(175) 및 폴리실리콘막 패턴(165)으로 구성된 게이트 패턴(200)을 형성한다. 이때, 게이트 패턴(200)은 제 2 리세스(140)와 수직으로 위치가 겹치는 제 2 절연막(150) 상에 형성하는 것이 바람직하다.
도 2l을 참조하면, 게이트 패턴(200) 및 제 2 절연막(150) 상에 제 3 절연막(210)을 형성한다. 이때, 제 3 절연막(210)은 산화막(Oxide)으로 형성하는 것이 바람직하며, 여기서, 제 3 절연막(210)은 후속 공정의 다른 절연막과의 완충작용을 하는 것이 바람직하고 10Å ~ 50Å 두께로 형성하는 것이 바람직하며, 가장 바람직하게는 10Å ~ 20Å 두께로 형성하는 것이 바람직하다. 이후, 제 3 절연막(210)을 에치백(etchback)하여 게이트 패턴(200)의 측벽 및 상부에만 증착된다.
그리고, 제 3 절연막(210) 및 제 2 절연막(150) 상에 제 4 절연막(220)을 형성한다. 여기서, 제 4 절연막은 산화막(Oxide) 또는 질화막(Nitride)을 포함한다. 이때, 제 4 절연막(220)은 후속 공정 중 소스/드레인 형성 시 게이트 패턴(200)의 측벽을 보호할 수 있는 역할을 하는 것이 바람직하다. 여기서, 제 4 절연막(220)은 10Å ~ 100Å 두께로 형성하는 것이 바람직하며, 가장 바람직하게는 60Å ~ 70Å 두께로 형성하는 것이 바람직하다.
도 2m 및 도 2n을 참조하면, 게이트 패턴(200)의 상부의 제 3 절연막(210)이 노출될 때까지 제 4 절연막(220)을 비등방성(anisotropic) 식각하여 제 3 절연막(210)이 증착된 게이트 패턴(200)의 측벽에만 제 4 절연막 패턴(225)을 형성한다. 이후, 반도체 기판(100) 상부의 제 2 및 제 1 절연막(150, 120)을 에치백(etchback)하여 반도체 기판(100)을 노출시키고 게이트 패턴(200)의 측벽에 A 및 B와 같이 절연막 패턴을 형성한다. 노출된 반도체 기판(100)에 불순물을 이온 주입(230)하여 소스/드레인 영역(미도시)을 형성한다. 여기서, 절연막 패턴(A, B)은 서로 비대칭적인 두께를 갖으며, 절연막 패턴(A)는 절연막 패턴(B)보다 패턴 형성과정을 통해 더 두껍게 형성됨으로써 GIDL(Gate Induced Drain Leakage)을 감소시켜 누설 전류에 의한 리프레쉬 특성을 개선할 수 있으며, 절연막 패턴(B)이 형성된 반도체 기판(100)과 절연막 패턴(A)이 형성된 반도체 기판(100)이 서로 단차를 가지되, 절연막 패턴(B)이 형성된 반도체 기판(100)은 절연막 패턴(A)이 형성된 반도체 기판(100)보다 더 낮은 높이를 가지므로 채널(Channel) 길이가 더 짧아져서 게이트 저항을 감소시킬 수 있다.
전술한 바와 같이, 본 발명은 게이트와 소스/드레인 간의 중첩되는 영역에서 GIDL(Gate Induced Drain Leakage)의 증가를 억제할 수 있도록 리세스 게이트 구조를 형성하고, GIDL(Gate Induced Drain Leakage)에 약한 영역에 게이트 절연막의 두께를 두껍게 증착함으로써 GIDL(Gate Induced Drain Leakage)을 감소시켜 누설 전류에 의한 리프레쉬 특성을 개선할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 반도체 기판에 제 1 리세스를 형성하는 단계;
상기 제 1 리세스 및 상기 반도체 기판에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막 및 상기 반도체 기판을 식각하여 제 2 리세스를 형성하는 단계;
상기 제 2 리세스 및 제 1 절연막 상에 제 2 절연막을 형성하는 단계;
상기 제 2 리세스와 수직으로 위치가 겹치는 상기 제 2 절연막 상에 게이트 패턴을 형성하는 단계; 및
상기 반도체 기판이 노출될 때까지 상기 제 2 및 상기 제 1 절연막을 식각하여 상기 게이트 패턴의 하부의 양 에지부에 제 2 절연막 패턴 및 제 1 절연막 패턴을 형성하되, 상기 제 2 및 제 1 절연막 패턴은 서로 비대칭적인 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 리세스는 100Å ~ 400Å 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 절연막은 산화막(oxide)을 포함하며, 10Å ~ 100Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 리세스는 1200Å ~ 1500Å 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 절연막은 산화막(oxide)을 포함하며, 10Å ~ 100Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 리세스의 너비는 상기 제 2 리세스의 너비보다 넓게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 게이트 패턴 사이에 스토리지노드 콘택 플러그와 연결되는 상기 반도체 기판은 비트라인 콘택 플러그와 연결되는 상기 반도체 기판보다 높은 단차를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 게이트 패턴을 형성하는 단계는
상기 제 2 절연막 상에 폴리실리콘막, 금속 실리사이드 및 산화막을 순차적으로 형성하는 단계; 및
게이트 패턴 마스크를 이용하여 상기 제 2 절연막이 노출될 때까지 상기 산화막, 상기 금속 실리사이드 및 상기 폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 게이트 패턴을 형성하는 단계 후,
상기 게이트 패턴 상에 제 3 및 제 4 절연막을 형성하는 단계;
상기 반도체 기판이 노출될 때까지 상기 제 4 및 제 3 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 리세스가 구비된 반도체 기판상에 형성된 게이트 패턴;
상기 게이트 패턴의 하부의 양 에지부에 형성된 절연막 패턴을 구비하며, 상기 게이트 패턴의 양 에지부의 상기 절연막 패턴은 서로 비대칭적인 두께를 갖되, 상기 게이트 패턴 사이에 비트라인 콘택 플러그와 연결되는 상기 반도체 기판에 구비된 상기 절연막 패턴의 두께보다 스토리지 노드 콘택 플러그와 연결되는 상기 반도체 기판에 구비된 상기 절연막 패턴의 두께가 더 두꺼운 것을 특징으로 하는 반도체 소자. - 삭제
- 제 10 항에 있어서,
상기 게이트 패턴 사이에 스토리지노드 콘택 플러그와 연결되는 상기 반도체 기판은 비트라인 콘택 플러그와 연결되는 상기 반도체 기판보다 높은 단차를 갖는 것을 특징으로 하는 반도체 소자.
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