JP2000269484A - 電界効果トランジスタ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】
【課題】 ＳＴＩ（shallow trench isolation）、特に
幅の狭い装置を有するＳＴＩにおけるコーナー寄生電流
伝導の問題を解決するための、制御可能な方法を提供す
る。 【解決手段】 ドレイン領域１４、ポリシリコンゲート
１６、ＳＴＩ領域１８、ポリシリコン・ゲート導体２
０、誘電体層２２、コーナー・エッジ酸化膜２４、そし
てＭＯＳＦＥＴスペーサ２６を有するＭＯＳＦＥＴ。デ
バイス・コーナーの上に、誘電体層２２に加えてコーナ
ー・エッジ酸化膜２４が形成されているので、デバイス
・コーナーの上の酸化膜の厚さが増加し、そのしきい値
電圧（Ｖｔ）が増加する。これにより、デバイス・コー
ナーによるオフ−電流を減少させると同時に、端部誘電
体破壊電圧を増加させる。あるいは、コーナーにおけ
る、ＭＯＳＦＥＴ・ゲート誘起ドレイン漏洩を減少させ
ることが可能。
幅の狭い装置を有するＳＴＩにおけるコーナー寄生電流
伝導の問題を解決するための、制御可能な方法を提供す
る。 【解決手段】 ドレイン領域１４、ポリシリコンゲート
１６、ＳＴＩ領域１８、ポリシリコン・ゲート導体２
０、誘電体層２２、コーナー・エッジ酸化膜２４、そし
てＭＯＳＦＥＴスペーサ２６を有するＭＯＳＦＥＴ。デ
バイス・コーナーの上に、誘電体層２２に加えてコーナ
ー・エッジ酸化膜２４が形成されているので、デバイス
・コーナーの上の酸化膜の厚さが増加し、そのしきい値
電圧（Ｖｔ）が増加する。これにより、デバイス・コー
ナーによるオフ−電流を減少させると同時に、端部誘電
体破壊電圧を増加させる。あるいは、コーナーにおけ
る、ＭＯＳＦＥＴ・ゲート誘起ドレイン漏洩を減少させ
ることが可能。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はデバイス・コーナ
ー（corner）のしきい値電圧を増加させる方法及び構造
部に関するものであり、浅溝埋め込み分離（shallow tr
nch isolation）（ＳＴＩ）、特に、幅の狭いデバイス
を有するＳＴＩにおけるコーナー寄生電流伝導を解決す
るための制御可能なプロセスにおいて与えられた、デバ
イス・コーナーのしきい値電圧を増加させる方法及び構
造部に関するものである。
ー（corner）のしきい値電圧を増加させる方法及び構造
部に関するものであり、浅溝埋め込み分離（shallow tr
nch isolation）（ＳＴＩ）、特に、幅の狭いデバイス
を有するＳＴＩにおけるコーナー寄生電流伝導を解決す
るための制御可能なプロセスにおいて与えられた、デバ
イス・コーナーのしきい値電圧を増加させる方法及び構
造部に関するものである。
【０００２】
【従来の技術】現在の進歩したＣＭＯＳ装置において
は、ますます小型化が進み、ＦＥＴ間を分離する技術と
して、浅溝埋め込み分離（shallow trench isolation
（ＳＴＩ））が用いられる。しかし、この技法はいくつ
かの欠点を有する。その一つは、”デバイス・コーナ
ー”における伝導の問題である。デバイス・コーナー、
すなわち、ゲート構造部の下側であって、チャネルが埋
め込み溝に接する両側面のチャネル・エッジの部分は、
一般にチャネルの中央部分の伝導特性と異なる伝導特性
を有する。デバイス・コーナーは中央部分よりも強い電
解を有するために大きな漏洩電流が生ずる。これは大き
な寄生的漏洩電流が存在するものとして性格付けられる
望ましくないものであり、チャネル幅が狭いほど深刻な
ものとなる。このようなＳＴＩに伴うデバイス・コーナ
ーの問題は、例えば、特開平８−２５０５８３号公報、
特開平１０−２９０００９号公報、あるいはIBM Yecnic
al Disclosure Bulletin,1992.4.No11,p276-277に記載
されている。この問題は、様々な方法で解決もしくは小
さくすることが可能である。例えば、浅溝埋め込み分離
（shallow trench isolation（ＳＴＩ））の表面が半導
体表面よりも低下しないようにする、ＳＴＩのエッジに
おけるコーナーの丸みを増加させる、あるいはＳＴＩの
表面位置はそのままに、この領域の酸化膜の厚さを厚く
して、デバイス・コーナーのしきい値電圧をＦＥＴのし
きい値電圧よりも大きくなるように増加させる、等であ
る。
は、ますます小型化が進み、ＦＥＴ間を分離する技術と
して、浅溝埋め込み分離（shallow trench isolation
（ＳＴＩ））が用いられる。しかし、この技法はいくつ
かの欠点を有する。その一つは、”デバイス・コーナ
ー”における伝導の問題である。デバイス・コーナー、
すなわち、ゲート構造部の下側であって、チャネルが埋
め込み溝に接する両側面のチャネル・エッジの部分は、
一般にチャネルの中央部分の伝導特性と異なる伝導特性
を有する。デバイス・コーナーは中央部分よりも強い電
解を有するために大きな漏洩電流が生ずる。これは大き
な寄生的漏洩電流が存在するものとして性格付けられる
望ましくないものであり、チャネル幅が狭いほど深刻な
ものとなる。このようなＳＴＩに伴うデバイス・コーナ
ーの問題は、例えば、特開平８−２５０５８３号公報、
特開平１０−２９０００９号公報、あるいはIBM Yecnic
al Disclosure Bulletin,1992.4.No11,p276-277に記載
されている。この問題は、様々な方法で解決もしくは小
さくすることが可能である。例えば、浅溝埋め込み分離
（shallow trench isolation（ＳＴＩ））の表面が半導
体表面よりも低下しないようにする、ＳＴＩのエッジに
おけるコーナーの丸みを増加させる、あるいはＳＴＩの
表面位置はそのままに、この領域の酸化膜の厚さを厚く
して、デバイス・コーナーのしきい値電圧をＦＥＴのし
きい値電圧よりも大きくなるように増加させる、等であ
る。
【０００３】
【発明が解決しようとする課題】本発明は、デバイス・
コーナー領域の酸化膜の厚さを厚くして、デバイス・コ
ーナーのしきい値電圧をＦＥＴのしきい値電圧よりも大
きくなるように増加させる方法に関する。２重酸化膜プ
ロセスが一般的になり、今日の進歩したＣＭＯＳ技術に
おいては必須の技術にさえなりつつあり、第２の酸化膜
被覆を使用して、デバイス・コーナーのしきい値電圧を
増加させることが可能となる。
コーナー領域の酸化膜の厚さを厚くして、デバイス・コ
ーナーのしきい値電圧をＦＥＴのしきい値電圧よりも大
きくなるように増加させる方法に関する。２重酸化膜プ
ロセスが一般的になり、今日の進歩したＣＭＯＳ技術に
おいては必須の技術にさえなりつつあり、第２の酸化膜
被覆を使用して、デバイス・コーナーのしきい値電圧を
増加させることが可能となる。
【０００４】本発明の第１の目的は、デバイス・コーナ
ーのしきい値電圧を増加させる方法及び構造部を提供す
ることである。本発明の他の目的は、ＳＴＩ、特に幅の
狭い装置を有するＳＴＩにおけるコーナー寄生電流伝導
の問題を解決するための、制御可能な方法を提供するこ
とである。本発明の他の目的は、デバイス・コーナーに
おける誘電体の破壊電圧を増加させる方法及び構造部を
提供することである。本発明の他の目的は、デバイス・
コーナーの３次元（３Ｄ）ＭＯＳＦＥＴゲート誘起ドレ
イン漏洩を減少させることである。
ーのしきい値電圧を増加させる方法及び構造部を提供す
ることである。本発明の他の目的は、ＳＴＩ、特に幅の
狭い装置を有するＳＴＩにおけるコーナー寄生電流伝導
の問題を解決するための、制御可能な方法を提供するこ
とである。本発明の他の目的は、デバイス・コーナーに
おける誘電体の破壊電圧を増加させる方法及び構造部を
提供することである。本発明の他の目的は、デバイス・
コーナーの３次元（３Ｄ）ＭＯＳＦＥＴゲート誘起ドレ
イン漏洩を減少させることである。
【０００５】
【課題を解決するための手段】本発明はＲＸの端部の周
囲に厚い酸化膜形状を形成するものであり、従来の２重
酸化膜プロセスを利用する。
囲に厚い酸化膜形状を形成するものであり、従来の２重
酸化膜プロセスを利用する。
【０００６】本発明は、以下に記載する構成を有する電
界効果トランジスタを含むものである。第１及び第２の
ドープ領域が、それぞれ、ソース領域とドレイン領域と
を形成する。ゲートがソースとドレイン領域の間に形成
され、その間にチャネルを定義する。溝埋め込み分離領
域が基板上、トランジスタの周囲に形成され、トランジ
スタを基板上の他の装置から分離し、さらに溝埋め込み
分離領域は、第１及び第２の接合デバイス・コーナーを
チャネルの第１及び第２の側面と形成する。第１の誘電
体層はゲートの下であって、電界効果トランジスタのチ
ャネルの上に形成され、トランジスタのためのゲート絶
縁体を形成する。第２の誘電体層はゲートの下であっ
て、第１及び第２のデバイス・コーナーの上に形成さ
れ、誘電体層がそれぞれのデバイス・コーナーの上の第
２の誘電体の厚さを厚くし、しきい値電圧（Ｖｔ）とエ
ッジ誘電体破壊電圧を増加させ、ＭＯＳＦＥＴコーナー
・ゲート誘起ドレイン漏洩を減少させる。
界効果トランジスタを含むものである。第１及び第２の
ドープ領域が、それぞれ、ソース領域とドレイン領域と
を形成する。ゲートがソースとドレイン領域の間に形成
され、その間にチャネルを定義する。溝埋め込み分離領
域が基板上、トランジスタの周囲に形成され、トランジ
スタを基板上の他の装置から分離し、さらに溝埋め込み
分離領域は、第１及び第２の接合デバイス・コーナーを
チャネルの第１及び第２の側面と形成する。第１の誘電
体層はゲートの下であって、電界効果トランジスタのチ
ャネルの上に形成され、トランジスタのためのゲート絶
縁体を形成する。第２の誘電体層はゲートの下であっ
て、第１及び第２のデバイス・コーナーの上に形成さ
れ、誘電体層がそれぞれのデバイス・コーナーの上の第
２の誘電体の厚さを厚くし、しきい値電圧（Ｖｔ）とエ
ッジ誘電体破壊電圧を増加させ、ＭＯＳＦＥＴコーナー
・ゲート誘起ドレイン漏洩を減少させる。
【０００７】さらに具体的には、基板上のソース領域、
ドレイン領域そして分離領域は同一上部表面を含み、第
２の誘電体層はチャネルの同一上部表面の一部の上であ
って、溝埋め込み分離領域の同一上部表面の一部の上に
形成されている。第２の誘電体層は、好ましくは、それ
ぞれのデバイス・コーナーの両側に重なる第１及び第２
のストライプの形状をとる。第２の誘電体層は、チャネ
ルの上で止まる垂直側壁部（vertical side walls）を
本質的に含む。
ドレイン領域そして分離領域は同一上部表面を含み、第
２の誘電体層はチャネルの同一上部表面の一部の上であ
って、溝埋め込み分離領域の同一上部表面の一部の上に
形成されている。第２の誘電体層は、好ましくは、それ
ぞれのデバイス・コーナーの両側に重なる第１及び第２
のストライプの形状をとる。第２の誘電体層は、チャネ
ルの上で止まる垂直側壁部（vertical side walls）を
本質的に含む。
【０００８】第１の実施形態において、第１の誘電体層
は直接チャネルの上に形成され、第２の誘電体層は第１
及び第２のデバイス・コーナーの上であって、第１の誘
電体層の上に形成される。
は直接チャネルの上に形成され、第２の誘電体層は第１
及び第２のデバイス・コーナーの上であって、第１の誘
電体層の上に形成される。
【０００９】第２の実施形態において、第２の誘電体層
は直接第１及び第２のデバイス・コーナーの上に形成さ
れ、第１の誘電体層は第１及び第２のデバイス・コーナ
ーの上であり、チャネルの上でもある部分に直接形成さ
れる。
は直接第１及び第２のデバイス・コーナーの上に形成さ
れ、第１の誘電体層は第１及び第２のデバイス・コーナ
ーの上であり、チャネルの上でもある部分に直接形成さ
れる。
【００１０】第１及び第２の誘電体層は、好ましくは、
誘電体酸化膜を含み、第１及び第２の誘電体層は２重酸
化膜プロセスにより堆積される。このプロセスにより、
第２の誘電体層の形成は新たに付加的なマスキングステ
ップを必要とせず、電界効果トランジスタ形成のために
行われる２重酸化膜プロセスの一部として行われる。ト
ランジスタは好ましくはＣＭＯＳとして製造される。
誘電体酸化膜を含み、第１及び第２の誘電体層は２重酸
化膜プロセスにより堆積される。このプロセスにより、
第２の誘電体層の形成は新たに付加的なマスキングステ
ップを必要とせず、電界効果トランジスタ形成のために
行われる２重酸化膜プロセスの一部として行われる。ト
ランジスタは好ましくはＣＭＯＳとして製造される。
【００１１】
【発明の実施の形態】図１〜４は、半導体基板における
電界効果トランジスタ（ＦＥＴ）に用いられる典型的な
ＣＭＯＳ構造部を示したものであり、どのようにデバイ
ス・コーナーもしくはコーナー効果が現れるかを示して
いる。さらに又、本発明によって与えられる解決方法を
も示している。図１はＣＭＯＳ構造部を上部から見た平
面図である。図２は図１における矢印２−２方向に沿っ
た断面図であり、図１のチャネルの中央を通っている。
図３は図１における矢印３−３方向に沿った断面図であ
り、図１のチャネルの端に沿っている。そして図４は、
ＣＭＯＳ ＦＥＴ構造部を図示した透視図である。
電界効果トランジスタ（ＦＥＴ）に用いられる典型的な
ＣＭＯＳ構造部を示したものであり、どのようにデバイ
ス・コーナーもしくはコーナー効果が現れるかを示して
いる。さらに又、本発明によって与えられる解決方法を
も示している。図１はＣＭＯＳ構造部を上部から見た平
面図である。図２は図１における矢印２−２方向に沿っ
た断面図であり、図１のチャネルの中央を通っている。
図３は図１における矢印３−３方向に沿った断面図であ
り、図１のチャネルの端に沿っている。そして図４は、
ＣＭＯＳ ＦＥＴ構造部を図示した透視図である。
【００１２】基板は適切にドープされ、ソース領域１２
とドレイン領域１４が形成されており、ポリシリコンゲ
ート構造部１６がソース領域１２とドレイン領域１４の
間にチャネルを形成してＦＥＴを構成している。図に
は、ＮＭＯＳＦＥＴに典型的なドーピングが示されてい
るが、本発明はＰＭＯＳＦＥＴ装置や他のドーピングに
も使用することが可能である。浅溝埋め込み分離（shal
low trnch isolation）（ＳＴＩ）領域１８は基板上の
ＦＥＴの周りに形成され、基板上に形成された他の類似
する装置からＦＥＴを分離している。ゲート構造部は、
誘電体層２２の上に形成された導電性ポリシリコンゲー
ト導体２０によって定められ、誘電体層２２はポリシリ
コン・ゲート導体をその下の基板から分離、絶縁してい
る。
とドレイン領域１４が形成されており、ポリシリコンゲ
ート構造部１６がソース領域１２とドレイン領域１４の
間にチャネルを形成してＦＥＴを構成している。図に
は、ＮＭＯＳＦＥＴに典型的なドーピングが示されてい
るが、本発明はＰＭＯＳＦＥＴ装置や他のドーピングに
も使用することが可能である。浅溝埋め込み分離（shal
low trnch isolation）（ＳＴＩ）領域１８は基板上の
ＦＥＴの周りに形成され、基板上に形成された他の類似
する装置からＦＥＴを分離している。ゲート構造部は、
誘電体層２２の上に形成された導電性ポリシリコンゲー
ト導体２０によって定められ、誘電体層２２はポリシリ
コン・ゲート導体をその下の基板から分離、絶縁してい
る。
【００１３】図１と３によれば、厚いコーナー・エッジ
酸化膜ストライプ２４が、ゲート構造部の下であって、
チャネル・エッジの両側のデバイス・コーナーの上に設
けられ、そのチャネル・エッジに沿って伸びている。さ
らに図２と図３において、本技術分野においてよく知ら
れるように、ＭＯＳＦＥＴスペーサ２６がゲートの側部
にそって堆積され、ゲート構造部の一部を形成してい
る。
酸化膜ストライプ２４が、ゲート構造部の下であって、
チャネル・エッジの両側のデバイス・コーナーの上に設
けられ、そのチャネル・エッジに沿って伸びている。さ
らに図２と図３において、本技術分野においてよく知ら
れるように、ＭＯＳＦＥＴスペーサ２６がゲートの側部
にそって堆積され、ゲート構造部の一部を形成してい
る。
【００１４】コーナー・エッジ酸化膜２４はデバイス・
コーナーの上の酸化膜の厚さを増加させる。そして、そ
のしきい値電圧（Ｖｔ）をも増加させる。コーナー酸化
膜ストライプ２４は、ＮＶＲＡＭのプロセスで使用され
る場合はＬＰマスクと呼ばれるが、図１、３に図示され
るように、デバイス・コーナーの上の厚い酸化膜被覆を
与える。２重酸化膜プロセスにおいては、この酸化膜被
覆２４は新たなマスキング・ステップの使用を必要とせ
ず、２重酸化膜プロセスの一部として行われる。
コーナーの上の酸化膜の厚さを増加させる。そして、そ
のしきい値電圧（Ｖｔ）をも増加させる。コーナー酸化
膜ストライプ２４は、ＮＶＲＡＭのプロセスで使用され
る場合はＬＰマスクと呼ばれるが、図１、３に図示され
るように、デバイス・コーナーの上の厚い酸化膜被覆を
与える。２重酸化膜プロセスにおいては、この酸化膜被
覆２４は新たなマスキング・ステップの使用を必要とせ
ず、２重酸化膜プロセスの一部として行われる。
【００１５】図５、６はデバイス・コーナーの第１及び
第２の実施形態の断面図を図示したものであり、２重酸
化膜プロセスが使用されてデバイス・コーナーのしきい
値電圧を増加させている。図５の断面図において、第１
の酸化膜被覆はＲＸリングとして用いられ、第２の酸化
膜被覆はＦＥＴの実際のゲートもしくはチャネル酸化膜
である。図６の断面図において、第１の酸化膜被覆はＦ
ＥＴの実際のゲート酸化膜であり、第２の酸化膜被覆は
ＲＸリングとして使用されている。
第２の実施形態の断面図を図示したものであり、２重酸
化膜プロセスが使用されてデバイス・コーナーのしきい
値電圧を増加させている。図５の断面図において、第１
の酸化膜被覆はＲＸリングとして用いられ、第２の酸化
膜被覆はＦＥＴの実際のゲートもしくはチャネル酸化膜
である。図６の断面図において、第１の酸化膜被覆はＦ
ＥＴの実際のゲート酸化膜であり、第２の酸化膜被覆は
ＲＸリングとして使用されている。
【００１６】図７と図８はそれぞれ、デバイス・コーナ
ー効果を有するＭＯＳＦＥＴ（先行例）のＩｄｓ−Ｖｄ
ｓ特性と、デバイス・コーナー効果を有さないＭＯＳＦ
ＥＴ（本発明）のＩｄｓ−Ｖｄｓ特性とを図示したもの
である。デバイス・コーナー効果の有害な効果が図７の
曲線における不均一性にはっきりと現れている。
ー効果を有するＭＯＳＦＥＴ（先行例）のＩｄｓ−Ｖｄ
ｓ特性と、デバイス・コーナー効果を有さないＭＯＳＦ
ＥＴ（本発明）のＩｄｓ−Ｖｄｓ特性とを図示したもの
である。デバイス・コーナー効果の有害な効果が図７の
曲線における不均一性にはっきりと現れている。
【００１７】以上のように、本実施の形態は次のような
効果を奏する。新たに別のマスキングを必要としない簡
潔な方法により、デバイス・コーナー効果を減少させる
ことが可能となる。又、デバイス・コーナーによるオフ
−電流を減少させる効果を奏する。さらに、端部誘電体
破壊電圧を増加させることができる。あるいは、コーナ
ーにおける、ＭＯＳＦＥＴ・ゲート誘起ドレイン漏洩を
減少させることが可能となる。又、デバイス・コーナー
のしきい値電圧の増加のために、Ｉ−Ｖ曲線におけるデ
バイス・コーナーの曲がりが減少することにより、ＦＥ
Ｔのモデリングを簡潔なものにすることができる。
効果を奏する。新たに別のマスキングを必要としない簡
潔な方法により、デバイス・コーナー効果を減少させる
ことが可能となる。又、デバイス・コーナーによるオフ
−電流を減少させる効果を奏する。さらに、端部誘電体
破壊電圧を増加させることができる。あるいは、コーナ
ーにおける、ＭＯＳＦＥＴ・ゲート誘起ドレイン漏洩を
減少させることが可能となる。又、デバイス・コーナー
のしきい値電圧の増加のために、Ｉ−Ｖ曲線におけるデ
バイス・コーナーの曲がりが減少することにより、ＦＥ
Ｔのモデリングを簡潔なものにすることができる。
【００１８】尚、本発明のまとめとして以下に記載す
る。 （ａ）電界効果トランジスタであって、ソースを形成す
る第１のドープ領域とドレインを形成する第２のドープ
領域と、前記ソースと前記ドレインとの間のチャネルを
形成する、ゲート構造部と、前記トランジスタの周囲の
基板に設けられ、前記基板に形成された他のデバイスか
ら前記トランジスタを分離し、前記チャネルと第１、第
２の接合デバイス・コーナーを形成する溝埋め込み分離
領域と、前記ゲート構造部の下に形成され、前記電界効
果トランジスタのためのゲート絶縁体層を形成する第１
の誘電体層と、前記ゲート構造部の下であって前記第１
及び第２のデバイス・コーナーの上に形成された第２の
誘電体層とを有し、前記第２の誘電体層はそれぞれのデ
バイス・コーナーの上の誘電体の厚さを厚くし、しきい
値電圧（Ｖｔ）とエッジ破壊電圧を増加させ、コーナー
・ゲート誘起ドレイン漏洩を減少させる、電界効果トラ
ンジスタ。 （ｂ）前記チャネルと前記溝埋め込み分離領域は同一上
部表面を含み、前記第２の誘電体層は前記第１及び第２
のデバイス・コーナーの上であって、前記チャネルの同
一上部表面の一部の上と、さらに前記溝埋め込み分離領
域の同一上部表面の一部の上に形成されている、上記
（ａ）に記載の電界効果トランジスタ。 （ｃ）前記第２の誘電体層は、前記チャネルの上で止ま
る垂直側壁部（verticalsidewalls）を含むことを特徴
とする、上記（ａ）又は（ｂ）に記載の電界効果トラン
ジスタ。 （ｄ）前記第１の誘電体層は前記チャネルの上に直接形
成され、前記第２の誘電体層は前記第１及び第２のデバ
イス・コーナーの上であって、前記第１の誘電体層の上
に直接形成されていることを特徴とする、上記（ａ），
（ｂ）、又は（ｃ）に記載の電界効果トランジスタ。 （ｅ）前記第２の誘電体層は前記第１及び第２のデバイ
ス・コーナーの上に直接形成され、前記第１の誘電体層
は前記第２の誘電体層の上と、さらに前記チャネルの上
に直接形成されていることを特徴とする、上記（ａ），
（ｂ）又は（ｃ）に記載の電界効果トランジスタ。 （ｆ）前記第２の誘電体層は、前記第１及び第２のデバ
イス・コーナーのそれぞれの両側部に重なる第１及び第
２のストライプの形状により形成されていることを特徴
とする、上記（ａ），（ｂ），（ｃ），（ｄ）又は
（ｅ）に記載の電界効果トランジスタ。 （ｇ）前記第１の誘電体層と前記第２の誘電体層は、誘
電体酸化膜であることを特徴とする、上記（ａ），
（ｂ），（ｃ），（ｄ），（ｅ）又は（ｆ）に記載の電
界効果トランジスタ。
る。 （ａ）電界効果トランジスタであって、ソースを形成す
る第１のドープ領域とドレインを形成する第２のドープ
領域と、前記ソースと前記ドレインとの間のチャネルを
形成する、ゲート構造部と、前記トランジスタの周囲の
基板に設けられ、前記基板に形成された他のデバイスか
ら前記トランジスタを分離し、前記チャネルと第１、第
２の接合デバイス・コーナーを形成する溝埋め込み分離
領域と、前記ゲート構造部の下に形成され、前記電界効
果トランジスタのためのゲート絶縁体層を形成する第１
の誘電体層と、前記ゲート構造部の下であって前記第１
及び第２のデバイス・コーナーの上に形成された第２の
誘電体層とを有し、前記第２の誘電体層はそれぞれのデ
バイス・コーナーの上の誘電体の厚さを厚くし、しきい
値電圧（Ｖｔ）とエッジ破壊電圧を増加させ、コーナー
・ゲート誘起ドレイン漏洩を減少させる、電界効果トラ
ンジスタ。 （ｂ）前記チャネルと前記溝埋め込み分離領域は同一上
部表面を含み、前記第２の誘電体層は前記第１及び第２
のデバイス・コーナーの上であって、前記チャネルの同
一上部表面の一部の上と、さらに前記溝埋め込み分離領
域の同一上部表面の一部の上に形成されている、上記
（ａ）に記載の電界効果トランジスタ。 （ｃ）前記第２の誘電体層は、前記チャネルの上で止ま
る垂直側壁部（verticalsidewalls）を含むことを特徴
とする、上記（ａ）又は（ｂ）に記載の電界効果トラン
ジスタ。 （ｄ）前記第１の誘電体層は前記チャネルの上に直接形
成され、前記第２の誘電体層は前記第１及び第２のデバ
イス・コーナーの上であって、前記第１の誘電体層の上
に直接形成されていることを特徴とする、上記（ａ），
（ｂ）、又は（ｃ）に記載の電界効果トランジスタ。 （ｅ）前記第２の誘電体層は前記第１及び第２のデバイ
ス・コーナーの上に直接形成され、前記第１の誘電体層
は前記第２の誘電体層の上と、さらに前記チャネルの上
に直接形成されていることを特徴とする、上記（ａ），
（ｂ）又は（ｃ）に記載の電界効果トランジスタ。 （ｆ）前記第２の誘電体層は、前記第１及び第２のデバ
イス・コーナーのそれぞれの両側部に重なる第１及び第
２のストライプの形状により形成されていることを特徴
とする、上記（ａ），（ｂ），（ｃ），（ｄ）又は
（ｅ）に記載の電界効果トランジスタ。 （ｇ）前記第１の誘電体層と前記第２の誘電体層は、誘
電体酸化膜であることを特徴とする、上記（ａ），
（ｂ），（ｃ），（ｄ），（ｅ）又は（ｆ）に記載の電
界効果トランジスタ。
【図１】 実施の形態に係るＭＯＳＦＥＴの上部からの
構造を示す図である。
構造を示す図である。
【図２】 実施の形態に係るＭＯＳＦＥＴの断面図であ
る。
る。
【図３】 実施の形態に係るＭＯＳＦＥＴの断面図であ
る。
る。
【図４】 実施の形態に係るＭＯＳＦＥＴの透視図であ
る。
る。
【図５】 実施の形態に係るＭＯＳＦＥＴの断面図であ
る。
る。
【図６】 実施の形態に係るＭＯＳＦＥＴの断面図であ
る。
る。
【図７】 デバイス・コーナー効果を有するＭＯＳＦＥ
Ｔ（先行例）のＩｄｓ−Ｖｄｓ特性図である。
Ｔ（先行例）のＩｄｓ−Ｖｄｓ特性図である。
【図８】 デバイス・コーナー効果を有さないＭＯＳＦ
ＥＴ（本発明）のＩｄｓ−Ｖｄｓ特性図である。
ＥＴ（本発明）のＩｄｓ−Ｖｄｓ特性図である。
１２ ソース領域、１４ ドレイン領域、１６ ポリシ
リコンゲート構造部、１８ 浅溝埋め込み分離領域、２
０ ポリシリコン・ゲート導体、２２ 誘電体層、２４
コーナー・エッジ酸化膜、２６ ＭＯＳＦＥＴスペー
サ
リコンゲート構造部、１８ 浅溝埋め込み分離領域、２
０ ポリシリコン・ゲート導体、２２ 誘電体層、２４
コーナー・エッジ酸化膜、２６ ＭＯＳＦＥＴスペー
サ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ジェイ・ガウザイア アメリカ合衆国05461バーモント州ハイネ スバーグ、プレース・ロード アールアー ルナンバー２、ボックス3281 (72)発明者 セブン・エイチ・ボルドマン アメリカ合衆国05403バーモント州サウス バーリントン、オールド・ファーム・ロー ド75 Ｆターム(参考） 5F040 DA00 EC07 ED09 EE01 EK05 EM00
Claims (7)
- 【請求項１】 電界効果トランジスタであって、 ソースを形成する第１のドープ領域と ドレインを形成する第２のドープ領域と、 前記ソースと前記ドレインとの間のチャネルを形成す
る、ゲート構造部と、 前記トランジスタの周囲の基板に設けられ、前記基板に
形成された他のデバイスから前記トランジスタを分離
し、前記チャネルと第１、第２の接合デバイス・コーナ
ーを形成する溝埋め込み分離領域と、 前記ゲート構造部の下に形成され、前記電界効果トラン
ジスタのためのゲート絶縁体層を形成する第１の誘電体
層と、 前記ゲート構造部の下であって前記第１及び第２のデバ
イス・コーナーの上に形成された第２の誘電体層とを有
し、 前記第２の誘電体層はそれぞれのデバイス・コーナーの
上の誘電体の厚さを厚くし、しきい値電圧（Ｖｔ）とエ
ッジ破壊電圧を増加させ、コーナー・ゲート誘起ドレイ
ン漏洩を減少させる、電界効果トランジスタ。 - 【請求項２】 前記チャネルと前記溝埋め込み分離領域
は同一上部表面を含み、前記第２の誘電体層は前記第１
及び第２のデバイス・コーナーの上であって、前記チャ
ネルの同一上部表面の一部の上と、さらに前記溝埋め込
み分離領域の同一上部表面の一部の上に形成されてい
る、請求項１に記載の電界効果トランジスタ。 - 【請求項３】 前記第２の誘電体層は、前記チャネルの
上で止まる垂直側壁部（vertical sidewalls）を含むこ
とを特徴とする、請求項１又は２に記載の電界効果トラ
ンジスタ。 - 【請求項４】 前記第１の誘電体層は前記チャネルの上
に直接形成され、前記第２の誘電体層は前記第１及び第
２のデバイス・コーナーの上であって、前記第１の誘電
体層の上に直接形成されていることを特徴とする、請求
項１、２、又は３に記載の電界効果トランジスタ。 - 【請求項５】 前記第２の誘電体層は前記第１及び第２
のデバイス・コーナーの上に直接形成され、前記第１の
誘電体層は前記第２の誘電体層の上と、さらに前記チャ
ネルの上に直接形成されていることを特徴とする、請求
項１、２、又は３に記載の電界効果トランジスタ。 - 【請求項６】 前記第２の誘電体層は、前記第１及び第
２のデバイス・コーナーのそれぞれの両側部に重なる第
１及び第２のストライプの形状により形成されているこ
とを特徴とする、請求項１、２、３、４又は５に記載の
電界効果トランジスタ。 - 【請求項７】 前記第１の誘電体層と前記第２の誘電体
層は、誘電体酸化膜であることを特徴とする、請求項
１、２、３、４、５又は６に記載の電界効果トランジス
タ。
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|---|---|---|---|
| US09/102196 | 1998-06-22 | ||
| US09/102,196 US6097069A (en) | 1998-06-22 | 1998-06-22 | Method and structure for increasing the threshold voltage of a corner device |
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| Publication Number | Publication Date |
|---|---|
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| JP3207181B2 JP3207181B2 (ja) | 2001-09-10 |
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|---|---|---|---|
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