KR101686702B1 - 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치 - Google Patents

적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치 Download PDF

Info

Publication number
KR101686702B1
KR101686702B1 KR1020140032268A KR20140032268A KR101686702B1 KR 101686702 B1 KR101686702 B1 KR 101686702B1 KR 1020140032268 A KR1020140032268 A KR 1020140032268A KR 20140032268 A KR20140032268 A KR 20140032268A KR 101686702 B1 KR101686702 B1 KR 101686702B1
Authority
KR
South Korea
Prior art keywords
silicon nitride
silicon oxide
film
nitride film
forming
Prior art date
Application number
KR1020140032268A
Other languages
English (en)
Other versions
KR20140116006A (ko
Inventor
가즈히데 하세베
도모유키 오부
마사키 구로카와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20140116006A publication Critical patent/KR20140116006A/ko
Application granted granted Critical
Publication of KR101686702B1 publication Critical patent/KR101686702B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

양호한 특성을 갖는 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치를 제공한다. 적층형 반도체 소자의 제조 방법은, 반도체 기판(51) 위에 복수의 실리콘 산화막(52)과 복수의 실리콘 질화막이 교대로 배치된 적층막을 형성하는 적층막 형성 스텝과, 적층막을 구성하는 실리콘 질화막을 에칭하는 실리콘 질화막 에칭 스텝과, 실리콘 질화막 에칭 스텝에서 에칭되지 않은 실리콘 산화막(52) 중의 탄소 농도를 저감하는 탄소 농도 저감 스텝과, 실리콘 질화막 에칭 스텝에서 에칭된 영역에 전극(55)을 형성하는 전극 형성 스텝을 구비하고 있다.

Description

적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치{METHOD OF MANUFACTURING LAMINATED SEMICONDUCTOR ELEMENT, LAMINATED SEMICONDUCTOR ELEMENT, AND APPRATUS OF MANUFACTURING LAMINATED SEMICONDUCTOR ELEMENT}
본 발명은, 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치에 따른 것이다.
최근들어 반도체 장치의 고집적화가 요구되고, 반도체 기판 위에 층간 절연막 및 희생막을 교대로 배치한 적층막, 예를 들어 실리콘 질화막/실리콘 산화막(SiN/SiO2)의 적층막이 형성된 적층형 반도체 소자가 제안되어 있다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제2009-117843호 공보
그런데, 적층형 반도체 소자의 제조 공정에서는, 층간 절연막과 희생막을 교대로 배치한 후, 희생막만을 선택적으로 에칭하는 공정이 있다. 이 때문에, 층간 절연막을 구성하는 실리콘 산화막에는, 에칭 내성, 예를 들어 희불산(DHF) 내성을 향상시키는 것이 요구되고 있다.
실리콘 산화막의 DHF 내성을 향상시키는 방법으로서는, 예를 들어 트리에톡시실란(Triethoxysilane)을 사용하여 실리콘 산화막(SiO2막)을 형성하는 방법이 있다. 트리에톡시실란을 사용하여 실리콘 산화막을 형성함으로써, 예를 들어 디클로로실란(DCS)을 사용하여 HTO(High Temperature Oxide)막을 형성한 경우에 비하여, 그 DHF 내성을 2배 가까이 향상시킬 수 있다.
그러나, 트리에톡시실란에 의해 형성된 실리콘 산화막은, 그 막 중의 탄소 농도가 높아, 리크 내성이 나쁘게 된다. 이러한 경우, 실리콘 산화막 중의 탄소 농도를 저감하는 처리를 행하면, 실리콘 산화막의 DHF 내성이 나쁘게 된다. 이와 같은 상황에서는, 양호한 특성을 갖는 적층형 반도체 소자를 제조하는 것이 곤란하다.
본 발명은, 양호한 특성을 갖는 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치를 제공한다.
상기 목적을 달성하기 위하여, 본 발명의 제1 관점에 따른 적층형 반도체 소자의 제조 방법은, 반도체 기판 위에 트리에톡시실란, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔 및 디에틸실란의 어느 하나를 사용하여 실리콘 산화막을 형성하는 실리콘 산화막 형성 공정과, 상기 실리콘 산화막 형성 공정에서 형성된 실리콘 산화막 위에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정을 갖고, 상기 실리콘 산화막 형성 공정 및 상기 실리콘 질화막 형성 공정을 복수회 반복하여, 상기 반도체 기판 위에 복수의 상기 실리콘 산화막과 복수의 상기 실리콘 질화막이 교대로 배치된 적층막을 형성하는 적층막 형성 스텝과, 상기 적층막을 구성하는 상기 실리콘 질화막을 에칭하는 실리콘 질화막 에칭 스텝과, 상기 실리콘 질화막 에칭 스텝에서 에칭되지 않은 상기 실리콘 산화막 중의 탄소를 제거하여 탄소 농도를 저감하는 탄소 농도 저감 스텝과, 상기 실리콘 질화막 에칭 스텝에서 에칭된 영역에 전극을 형성하는 전극 형성 스텝을 구비한다.
상기 트리트먼트 스텝에서는, 예를 들어 상기 실리콘 산화막에 수소와 산소를 공급하여, 상기 실리콘 산화막 중의 탄소 농도를 저감한다.
상기 트리트먼트 스텝을 상기 적층형 반도체 소자의 형상 가공 후에 실행하는 것이 바람직하다.
본 발명의 제2 관점에 따른 적층형 반도체 소자는, 본 발명의 제1 관점에 따른 적층형 반도체 소자의 제조 방법에 의해 제조된다.
본 발명의 제3 관점에 따른 적층형 반도체 소자의 제조 장치는, 복수매의 반도체 기판이 수용된 반응실 내로 트리에톡시실란, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔 및 디에틸실란 중의 어느 하나를 처리 가스로서 공급하는 처리 가스 공급 수단과, 상기 반응실 내로 실리콘 질화막 형성용 가스를 공급하는 실리콘 질화막 형성용 가스 공급 수단과, 상기 반응실 내로 실리콘 산화막 중의 탄소 농도를 저감하는 트리트먼트 가스를 공급하는 트리트먼트 가스 공급 수단과, 장치의 각 부를 제어하는 제어 수단을 구비하고, 상기 제어 수단은, 상기 처리 가스 공급 수단을 제어하여, 상기 반응실 내로 상기 처리 가스를 공급함으로써 상기 반도체 기판 위에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 질화막 형성용 가스 공급 수단을 제어하여, 상기 반응실 내로 실리콘 질화막 형성용 가스를 공급함으로써 상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 공정을 복수회 반복하여, 상기 반도체 기판 위에 복수의 상기 실리콘 산화막과 복수의 상기 실리콘 질화막이 교대로 배치된 적층막을 형성하는 스텝과, 적층형 반도체 소자의 형상 가공 후에, 상기 트리트먼트 가스 공급 수단을 제어하여, 상기 실리콘 산화막 중의 탄소 농도를 저감하는 스텝을 실행한다.
본 발명에 따르면, 양호한 특성을 갖는 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치를 제공할 수 있다.
도 1은 본 발명의 실시 형태의 적층형 반도체 소자의 제조 방법에 있어서 실리콘 산화막의 형성 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 형태의 적층형 반도체 소자의 제조 방법에 있어서 실리콘 질화막의 형성 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 형태의 적층형 반도체 소자의 제조 방법에 있어서 적층막의 형성 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 형태의 적층형 반도체 소자의 제조 방법에 있어서 적층막에 트렌치, 전극 등을 작성하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 형태의 적층형 반도체 소자의 제조 방법에 있어서 적층막으로부터 실리콘 질화막을 제거하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 형태의 적층형 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 형태의 열처리 장치를 도시하는 도면이다.
도 8은 도 7의 제어부의 구성을 도시하는 도면이다.
도 9는 적층막의 형성 공정을 설명하는 레시피를 도시한 도면이다.
도 10은 트리트먼트 처리를 설명하는 레시피를 도시한 도면이다.
이하, 본 발명의 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치에 대하여 설명한다. 우선, 본 발명의 적층형 반도체 소자의 제조 방법에 대하여 설명한다. 도 1 내지 도 6은, 본 발명의 적층형 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 또한, 본 실시 형태에서는, 적층형 반도체 소자의 층간 절연막으로서의 실리콘 산화막을 트리에톡시실란을 사용하여 형성하는 경우를 예로 들어 본 발명을 설명한다.
도 1에 도시한 바와 같이, 반도체 기판(51) 위에 트리에톡시실란을 사용하여 실리콘 산화막(SiO2)(52)을 형성한다. 실리콘 산화막(52)의 형성 방법으로서는, CVD(Chemical Vapor Deposition)법을 사용할 수 있다. 예를 들어, 후술하는 제조 장치의 반응실 내에 반도체 기판(51)을 수용하고, 이 반응실 내의 온도를 650 내지 750℃, 압력을 13.3 내지 133Pa(0.1 내지 1Torr)로 유지한 상태에서, 반응실 내로 트리에톡시실란을 10 내지 300sccm 공급함으로써, 반도체 기판(51) 위에 실리콘 산화막(52)이 형성된다.
이와 같이, 트리에톡시실란을 사용하여 실리콘 산화막(52)을 형성함으로써, 예를 들어 디클로로실란을 사용하여 HTO막을 형성한 경우에 비하여, 그 DHF 내성을 2배 가까이 향상시킬 수 있다. 또한, 트리에톡시실란에 의해 형성된 실리콘 산화막(52)은, 그 막 중의 탄소 농도가 높아, 리크 내성이 나빠지지만, 이 점에 대해서는 후술한다.
이어서, 도 2에 도시한 바와 같이, 실리콘 산화막(52) 위에 희생막으로서의 실리콘 질화막(SiN)(53)을 형성한다. 실리콘 질화막(53)의 형성 방법으로서는, CVD법을 사용할 수 있다. 예를 들어, 실리콘 산화막(52)이 형성된 반도체 기판(51)이 수용된 반응실 내의 온도를 700 내지 800℃, 압력을 13.3 내지 133Pa(0.1 내지 1Torr)로 유지한 상태에서, 반응실 내로 디클로로실란을 0.1slm 및 암모니아(NH3)를 1slm 공급함으로써, 실리콘 산화막(52) 위에 실리콘 질화막(53)이 형성된다.
계속해서, 도 3에 도시한 바와 같이, 또한 실리콘 산화막(52)과 실리콘 질화막(53)을 교대로 형성한다. 이에 의해, 반도체 기판(51) 위에 실리콘 산화막(52)과 실리콘 질화막(53)이 교대로 배치된 적층막(54)이 형성된다. 일 실시 형태에 의하면, 적층막(54)의 형성 방법으로서는, 전술한 실리콘 산화막(52) 및 실리콘 질화막(53)을 반도체 기판(51) 위에 형성하는 방법을 연속하는 방법을 들 수 있다.
이어서, 도 4에 도시한 바와 같이, 형성된 적층막(54)에 원하는 트렌치, 전극 등을 작성한다. 예를 들어, 적층막(54)에 소정의 마스크를 한 상태에서 적층막(54)을 선택적으로 제거(에칭)함으로써 트렌치를 형성한다. 또한, 형성된 트렌치 내에 금속, 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu) 등으로 이루어지는 도전막을 형성함으로써 전극을 형성한다.
계속해서, 도 5에 도시한 바와 같이, 희생막으로서의 실리콘 질화막(53)을 제거(에칭)한다. 에칭은, 웨트 에칭이어도 되고, 드라이 에칭이어도 된다. 웨트 에칭으로서는, 예를 들어 160℃ 정도로 가열된 인산 용액(H3PO4) 중에 적층막(54)을 침수시키는 방법을 들 수 있다. 드라이 에칭으로서는, 예를 들어 불소 등의 할로겐 가스를 포함하는 에칭용 가스를 반응실 내로 공급함으로써 적층막(54)에 있어서 실리콘 질화막(53)을 제거하는 방법을 들 수 있다.
여기서, 본 실시 형태에서는, 트리에톡시실란을 사용하여 실리콘 산화막(52)을 형성하고 있으므로, 실리콘 산화막(52)의 DHF 내성은 높다. 이 때문에, 실리콘 산화막(52)에 영향을 미치지 않고, 실리콘 질화막(53)만을 제거할 수 있다.
이어서, 실리콘 산화막(52)에 트리트먼트 처리를 실행한다. 트리트먼트 처리는, 실리콘 산화막(52) 중의 탄소 농도를 저감하는 개질 처리로서, 실리콘 산화막(52)의 리크 내성을 향상시키는 처리이다. 트리트먼트 처리는, 예를 들어 반응실 내의 온도를 600 내지 800℃, 압력을 13.3 내지 1.33kPa(0.1 내지 10Torr)로 유지한 상태에서, 반응관 내로 수소(H2)와 산소(O2)를 공급하여, 실리콘 산화막(52) 중에 포함되는 탄소를 제거한다. 이에 의해, 실리콘 산화막(52) 중의 탄소 농도가 저감되어, 실리콘 산화막(52)의 리크 내성이 향상된다.
여기서, 트리트먼트 처리에 의해 실리콘 산화막(52)의 DHF 내성이 저하된다. 그러나, 이 단계에서는, 이미 실리콘 질화막(53)을 제거하고, 적층형 반도체 소자의 형상 가공이 완료되어 있으므로, 실리콘 산화막(52)이 높은 DHF 내성을 갖고 있을 필요는 없다. 이 때문에, 트리트먼트 처리에 의해 실리콘 산화막(52)의 DHF 내성이 저하되어도, 문제는 발생하지 않는다.
계속해서, 실리콘 질화막(53)이 제거된 영역에, 예를 들어 텅스텐(W) 등의 금속으로 이루어지는 전극(55)을 형성한다. 이에 의해, 도 6에 도시된 적층형 반도체 소자(60)가 형성된다.
이와 같이 제조된 적층형 반도체 소자(60)에서는, 트리에톡시실란을 사용하여 층간 절연막으로서의 실리콘 산화막(52)을 형성하고, 실리콘 질화막(53)을 제거한 후, 실리콘 산화막(52)에 트리트먼트 처리를 행하고 있다. 이와 같이, 트리에톡시실란을 사용하여 층간 절연막으로서의 실리콘 산화막(52)을 형성하고 있으므로, 실리콘 산화막(52)에 DHF 내성이 요구되는 실리콘 질화막(53) 제거 시에 있어서 높은 DHF 내성을 가질 수 있다. 또한, 전술한 바와 같이, 적층형 반도체 소자(60)가 제조되고, 실리콘 산화막(52)에 리크 내성이 요구될 때에는, 트리트먼트 처리에 의해 실리콘 산화막(52) 중의 탄소 농도를 저감시키고 있으므로, 실리콘 산화막(52)의 리크 내성에 문제가 발생하지 않는다. 이 때문에, 양호한 특성을 갖는 적층형 반도체 소자(60)의 제조 방법 및 적층형 반도체 소자를 제공하는 것이 가능해진다.
이어서, 이러한 적층형 반도체 소자(60)의 제조 장치에 대하여 설명한다. 또한, 본 실시 형태에서는, 적층형 반도체 소자의 제조 장치로서, 도 7에 도시된 뱃치식의 종형의 열처리 장치(1)를 사용한 경우를 예로 들어 설명한다.
도 7에 도시한 바와 같이, 열처리 장치(1)는, 길이 방향이 수직 방향을 향하고 있는 대략 원통 형상의 반응관(2)을 구비하고 있다. 반응관(2)은, 내관(3)과, 내관(3)을 덮음과 함께 내관(3)과 일정한 간격을 갖도록 형성된 천장이 있는 외관(4)으로 구성된 이중관 구조를 갖는다. 내관(3) 및 외관(4)은, 내열 및 내부식성이 우수한 재료, 예를 들어 석영에 의해 형성되어 있다.
외관(4)의 하방에는, 통 형상으로 형성된 스테인리스강(SUS)으로 이루어지는 매니폴드(5)가 배치되어 있다. 매니폴드(5)는, 외관(4)의 하단과 기밀하게 접속되어 있다. 또한, 내관(3)은, 매니폴드(5)의 내벽으로부터 돌출됨과 함께, 매니폴드(5)와 일체로 형성된 지지 링(6)에 지지되어 있다.
매니폴드(5)의 하방에는 덮개(7)가 배치되고, 보트 엘리베이터(8)에 의해 덮개(7)는 상하 이동 가능하게 구성되어 있다. 그리고, 보트 엘리베이터(8)에 의해 덮개(7)가 상승되면, 매니폴드(5)의 하방측(노구 부분)이 폐쇄되고, 보트 엘리베이터(8)에 의해 덮개(7)가 하강되면, 매니폴드(5)의 하방측(노구 부분)이 개구된다.
덮개(7)에는, 예를 들어 석영으로 이루어지는 보트(9)가 재치되어 있다. 보트(9)는, 피처리체, 예를 들어 반도체 기판(10)이 수직 방향으로 소정의 간격을 두고 복수매 수용 가능하게 구성되어 있다.
반응관(2) 주위에는, 반응관(2)을 둘러싸도록 단열체(11)가 설치되어 있다. 단열체(11)의 내벽면에는, 예를 들어 저항 발열체로 이루어지는 승온용 히터(12)가 설치되어 있다. 이 승온용 히터(12)에 의해 반응관(2)의 내부가 소정의 온도로 가열되고, 이 결과, 반도체 기판(10)이 소정의 온도로 가열된다.
매니폴드(5)의 측면에는, 복수의 처리 가스 도입관(13)이 삽입 관통(접속)되어 있다. 또한, 도 7에서는 도시의 편의상, 처리 가스 도입관(13)을 1개만 도시하고 있다. 처리 가스 도입관(13)은, 내관(3) 내를 향하도록 배치되어 있다. 예를 들어, 도 7에 도시한 바와 같이, 처리 가스 도입관(13)은, 지지 링(6)보다 하방(내관(3)의 하방)의 매니폴드(5)의 측면에 삽입 관통되어 있다.
처리 가스 도입관(13)은, 도시하지 않은 매스 플로우 컨트롤러 등을 통하여, 도시하지 않은 처리 가스 공급원에 접속되어 있다. 이 때문에, 처리 가스 공급원으로부터 처리 가스 도입관(13)을 통하여 원하는 양의 처리 가스가 반응관(2) 내로 공급된다. 처리 가스 도입관(13)으로부터 공급되는 처리 가스로서는, 예를 들어 적층막(54)을 성막하는 성막용 가스, 트리트먼트 처리를 행하는 트리트먼트용 가스 등을 들 수 있다. 성막용 가스로서는, 실리콘 산화막(52)을 형성하는 트리에톡시실란, 실리콘 질화막(53)을 형성하는 디클로로실란 및 암모니아를 들 수 있다. 트리트먼트용 가스로서는, 수소 및 산소 등을 들 수 있다.
매니폴드(5)의 측면에는 반응관(2) 내의 가스를 배기하기 위한 배기구(14)가 형성되어 있다. 배기구(14)는 지지 링(6)보다 상방에 형성되어 있고, 반응관(2) 내의 내관(3)과 외관(4) 사이에 형성된 공간에 연통된다. 그리고, 내관(3)에서 발생한 가스 등이 내관(3)과 외관(4) 사이의 공간을 통하여 배기구(14)에 배기된다.
매니폴드(5)의 측면의 배기구(14)의 하방에는, 퍼지 가스 공급관(15)이 삽입 관통되어 있다. 퍼지 가스 공급관(15)에는, 도시하지 않은 퍼지 가스 공급원이 접속되어 있고, 퍼지 가스 공급원으로부터 퍼지 가스 공급관(15)을 통하여 원하는 양의 퍼지 가스, 예를 들어 질소 가스가 반응관(2) 내로 공급된다.
배기구(14)에는 배기관(16)이 기밀하게 접속되어 있다. 배기관(16)에는, 그 상류측으로부터, 밸브(17)와, 진공 펌프(18)가 개재하여 설치되어 있다. 밸브(17)는, 배기관(16)의 개방도를 조정하여, 반응관(2) 내의 압력을 소정의 압력으로 제어한다. 진공 펌프(18)는, 배기관(16)을 통하여 반응관(2) 내의 가스를 배기함과 함께, 반응관(2) 내의 압력을 조정한다.
또한, 배기관(16)에는, 도시하지 않은 트랩, 스크러버 등이 개재하여 설치되어 있어, 반응관(2)으로부터 배기된 가스를 무해화한 후, 열처리 장치(1) 밖으로 배기하도록 구성되어 있다.
또한, 열처리 장치(1)는, 장치 각 부의 제어를 행하는 제어부(100)를 구비하고 있다. 도 8에 제어부(100)의 구성을 도시한다. 도 8에 도시한 바와 같이, 제어부(100)에는, 조작 패널(121), 온도 센서(군)(122), 압력계(군)(123), 히터 컨트롤러(124), 매스 플로우 컨트롤러(MFC: Mass Flow Controller) 제어부(125), 밸브 제어부(126) 등이 버스(120)를 통해 접속되어 있다.
조작 패널(121)은, 표시 화면과 조작 버튼을 구비하고, 오퍼레이터의 조작 지시를 제어부(100)로 전달하고, 또한, 제어부(100)로부터의 다양한 정보를 표시 화면에 표시한다.
온도 센서(군)(122)는, 반응관(2) 내, 처리 가스 도입관(13) 내, 배기관(16)내 등의 각 부의 온도를 측정하고, 그 측정값을 제어부(100)에 통지한다.
압력계(군)(123)는, 반응관(2) 내, 처리 가스 도입관(13) 내, 배기관(16) 내 등의 각 부의 압력을 측정하여, 그 측정값을 제어부(100)에 통지한다.
히터 컨트롤러(124)는, 승온용 히터(12)를 개별로 제어하기 위한 것으로, 제어부(100)로부터의 지시에 응답하여, 이들에 통전하여 이들을 가열하고, 또한, 이들의 소비 전력을 개별로 측정하여, 제어부(100)에 통지한다.
MFC 제어부(125)는, 처리 가스 도입관(13) 및 퍼지 가스 공급관(15)에 설치된 도시하지 않은 MFC를 제어하여, 이들에 흐르는 가스의 유량을 제어부(100)로부터 지시받은 양으로 함과 함께, 실제로 흐른 가스의 유량을 측정하여, 제어부(100)에 통지한다.
밸브 제어부(126)는, 각 관(13, 15, 16)에 배치된 밸브(밸프(17)를 포함)의 개방도를 제어부(100)로부터 지시받은 값으로 제어한다.
제어부(100)는, 레시피 기억부(111)와, ROM(Read Only Memory)(112)과, RAM(Random Access Memory)(113)과, I/O 포트(Input/Output Port)(114)와, CPU(Central Processing Unit)(115)와, 이들을 서로 접속하는 버스(116)로 구성되어 있다.
레시피 기억부(111)에는 셋업용 레시피와 복수의 프로세스용 레시피가 기억되어 있다. 열처리 장치(1)의 제조 당초는 셋업용 레시피만이 저장된다. 셋업용 레시피는, 각 열처리 장치에 따른 열 모델 등을 생성할 때에 실행되는 것이다. 프로세스용 레시피는, 유저가 실제로 행하는 열처리(프로세스)마다 준비되는 레시피이며, 예를 들어 반응관(2)에의 반도체 기판(10)을 로드할 때로부터, 처리 완료된 반도체 기판(10)을 언로드할 때까지의, 각 부의 온도의 변화, 반응관(2) 내의 압력 변화, 처리 가스의 공급의 개시 및 정지의 타이밍과 공급량 등을 규정한다.
ROM(112)은, EEPROM(Electrically Erasable Progra㎜able Read Only Memory), 플래시 메모리, 하드 디스크 등으로 구성되고, CPU(115)의 동작 프로그램 등을 기억하는 기록 매체이다.
RAM(113)은 CPU(115)의 워크 에리어 등으로서 기능한다.
I/O 포트(114)는, 조작 패널(121), 온도 센서(군)(122), 압력계(군)(123), 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126) 등에 접속되고, 데이터나 신호의 입출력을 제어한다.
CPU(115)는, 제어부(100)의 중추를 구성하고, ROM(112)에 기억된 제어 프로그램을 실행하여, 조작 패널(121)로부터의 지시에 따라 레시피 기억부(111)에 기억되어 있는 레시피(프로세스용 레시피)를 따라, 열처리 장치(1)의 동작을 제어한다. 즉, CPU(115)는, 온도 센서(군)(122), 압력계(군)(123), MFC 제어부(125) 등에 반응관(2) 내, 처리 가스 도입관(13) 내 및 배기관(16) 내의 각 부의 온도, 압력, 유량 등을 측정시키고, 이 측정 데이터에 기초하여, 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126) 등에 제어 신호 등을 출력하여, 상기 각 부가 프로세스용 레시피를 따르도록 제어한다.
버스(116)는 각 부 사이에서 정보를 전달한다.
이어서, 이상과 같이 구성된 열처리 장치(1)를 사용한 적층형 반도체 소자(60)의 제조 방법에 대하여 설명한다. 본 실시 형태에서는, 반도체 기판(51) 위에 실리콘 산화막(52)과 실리콘 질화막(53)을 교대로 한 적층막(54)을 형성하는 공정, 및 실리콘 질화막(53) 제거 후에 실리콘 산화막(52) 중의 탄소 농도를 저감하는 개질 처리(트리트먼트 처리)를 실시하는 공정을 예로 들어 설명한다.
또한, 이하의 설명에 있어서, 열처리 장치(1)를 구성하는 각 부의 동작은, 제어부(100)(CPU(115))에 의해 제어되어 있다. 또한, 각 처리에 있어서의 반응관(2) 내의 온도, 압력, 가스의 유량 등은, 전술한 바와 같이 제어부(100)(CPU(115))가 히터 컨트롤러(124)(승온용 히터(12)), MFC 제어부(125), 밸브 제어부(126) 등을 제어함으로써, 예를 들어 도 9 및 도 10에 도시한 바와 같은 레시피를 따른 조건으로 설정된다. 도 9는 적층막(54)을 형성하는 공정을 설명하는 레시피를 도시하는 도면이다. 도 10은 트리트먼트 처리를 설명하는 레시피를 도시하는 도면이다.
우선, 적층막(54)을 형성하는 공정에 대하여 설명한다.
도 9의 (a)에 도시한 바와 같이, 반응관(2)(내관(3)) 내를 소정의 온도로 설정한다. 또한, 도 9의 (b)에 도시한 바와 같이, 반응관(2)(내관(3)) 내를 상압으로 설정한다. 이어서, 도 9의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3)(반응관(2)) 내로 소정량의 질소를 공급한다. 이어서, 반도체 기판(51(반도체 기판(10))이 수용되어 있는 보트(9)를 덮개(7) 위에 재치한다. 그리고, 보트 엘리베이터(8)에 의해 덮개(7)를 상승시켜, 반도체 기판(10)(보트(9))을 반응관(2) 내에 로드한다(로드 공정).
계속해서, 도 9의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내로 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들어 도 9의 (a)에 도시한 바와 같이 700℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들어 도 9의 (b)에 도시한 바와 같이 40Pa(0.3Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(안정화 공정).
반응관(2) 내가 소정의 압력 및 온도에서 안정되면, 퍼지 가스 공급관(15)으로부터의 내관(3) 내로의 질소의 공급을 정지한다. 그리고, 처리 가스 도입관(13)으로부터 반응관(2) 내로 소정량의 트리에톡시실란을, 예를 들어 도 9의 (d)에 도시한 바와 같이 0.1slm 공급한다. 이에 의해, 반도체 기판(10)의 표면에 실리콘 산화막(SiO2막)(52)이 형성된다.
여기서, 트리에톡시실란을 사용하여 실리콘 산화막(52)을 형성하고 있으므로, 실리콘 산화막(52)의 DHF 내성을 높일 수 있다. 이 때문에, 실리콘 질화막(53)을 제거(에칭)할 때에 실리콘 산화막(52)에 영향을 미치지 않고, 실리콘 질화막(53)만을 제거할 수 있다.
반도체 기판(10)(또는 51)에 소정량의 실리콘 산화막(52)이 형성되면, 처리 가스 도입관(13)으로부터 반응관(2) 내로의 트리에톡시실란의 공급을 정지한다. 계속해서, 도 9의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내로 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들어 도 9의 (a)에 도시한 바와 같이 700℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들어 도 9의 (b)에 도시한 바와 같이, 133Pa(1Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(퍼지·안정화 공정).
반응관(2) 내가 소정의 압력 및 온도에서 안정되면, 퍼지 가스 공급관(15)으로부터 반응관(2) 내로의 질소의 공급을 정지한다. 그리고, 처리 가스 도입관(13)으로부터 반응관(2) 내로 소정량의 성막용 가스, 예를 들어 도 9의 (e)에 도시한 바와 같이 실리콘 소스로서의 DCS를 0.1slm 공급함과 함께, 도 9의 (f)에 도시한 바와 같이, 질화제로서의 NH3를 1slm 공급한다(SiN막 형성 공정). 이에 의해, 실리콘 산화막(52) 위에 실리콘 질화막(53)이 형성된다.
실리콘 산화막(52) 위에 소정량의 실리콘 질화막(53)이 형성되면, 처리 가스 도입관(13)으로부터 반응관(2) 내로의 성막용 가스의 공급을 정지한다. 이어서, 도 9의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내로 소정량의 질소를 공급하여, 반응관(2) 내의 가스를 배출한다(퍼지 공정).
계속해서, 다시, 전술한 바와 같이 일련의 공정, 즉, 안정화 공정, SiO2막 형성 공정, 퍼지·안정화 공정, SiN막 형성 공정, 퍼지 공정을 반복하여, 원하는 적층막(54)을 형성한다. 원하는 적층막(54)이 형성되면, 도 9의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내로 소정량의 질소를 공급함과 함께, 도 9의 (a)에 도시한 바와 같이, 반응관(2) 내를 소정의 온도로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 상압으로 복귀시킨다. 그리고, 보트 엘리베이터(8)에 의해 덮개(7)를 하강시킴으로써, 반도체 기판(10)(보트(9))을 반응관(2) 내로부터 언로드한다(언로드 공정). 이에 의해, 적층막(54)의 형성이 종료된다.
이어서, 트리트먼트 처리에 대하여 설명한다.
우선, 도 10의 (a)에 도시한 바와 같이, 반응관(2)(내관(3)) 내를 소정의 온도로 설정한다. 또한, 도 10의 (b)에 도시한 바와 같이, 반응관(2)(내관(3)) 내를 상압으로 설정한다. 이어서, 도 10의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3)(반응관(2)) 내로 소정량의 질소를 공급한다. 이어서, 적층막(54)이 형성된 반도체 기판(10)(또는 51)이 수용되어 있는 보트(9)를 덮개(7) 위에 재치한다. 그리고, 보트 엘리베이터(8)에 의해 덮개(7)를 상승시켜, 반도체 기판(10)(보트(9))을 반응관(2) 내에 로드한다(로드 공정).
계속해서, 도 10의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내로 소정량의 질소를 공급함과 함께, 반응관(2) 내를 소정의 온도, 예를 들어 도 10의 (a)에 도시한 바와 같이, 780℃로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들어 도 10의 (b)에 도시한 바와 같이, 133Pa(1Torr)로 감압한다. 그리고, 반응관(2) 내를 이 온도 및 압력으로 안정시킨다(안정화 공정).
반응관(2) 내가 소정의 압력 및 온도에서 안정되면, 퍼지 가스 공급관(15)으로부터 내관(3) 내로의 질소의 공급을 정지한다. 그리고, 처리 가스 도입관(13)으로부터 반응관(2) 내로 소정량의 트리트먼트용 가스, 예를 들어 도 10의 (d)에 도시한 바와 같이, 수소(H2)를 1slm 공급함과 함께, 도 10의 (e)에 도시한 바와 같이 산소(O2)를 소정량, 예를 들어 1.7slm 공급한다. 이에 의해, 실리콘 산화막(52) 중에 포함되는 탄소를 제거한다(트리트먼트 공정). 이 결과, 실리콘 산화막(52) 중의 탄소 농도가 저감되어, 실리콘 산화막(52)의 리크 내성이 향상된다. 또한, 전술한 바와 같이, 이 트리트먼트 처리에 의해 실리콘 산화막(52)의 DHF 내성이 저하되지만, 이 단계에서는, 이미 실리콘 질화막(53)을 제거하고, 적층형 반도체 소자(60)의 형상 가공이 완료되어 있으므로, 실리콘 산화막(52)이 높은 DHF 내성을 갖고 있을 필요는 없다. 이 때문에, 트리트먼트 처리에 의해 실리콘 산화막(52)의 DHF 내성이 저하되어도, 문제는 발생하지 않는다.
실리콘 산화막(52) 중에 포함되는 탄소가 원하는 양만큼 제거되면, 처리 가스 도입관(13)으로부터 내관(3) 내로의 성막용 가스의 공급을 정지한다. 이어서, 도 10의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내로 소정량의 질소를 공급하여, 반응관(2) 내의 가스를 배출한다(퍼지·안정화 공정). 그리고, 도 10의 (c)에 도시한 바와 같이, 퍼지 가스 공급관(15)으로부터 내관(3) 내로 소정량의 질소를 공급함과 함께, 도 10의 (a)에 도시한 바와 같이 반응관(2) 내를 소정의 온도로 설정한다. 또한, 반응관(2) 내의 가스를 배출하여, 반응관(2) 내를 상압으로 복귀시킨다. 그리고, 보트 엘리베이터(8)에 의해 덮개(7)를 하강시킴으로써, 반도체 기판(10)(보트(9))을 반응관(2) 내로부터 언로드한다(언로드 공정). 이에 의해, 트리트먼트 처리가 종료된다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 트리에톡시실란을 사용하여 층간 절연막으로서의 실리콘 산화막(52)을 형성하고 있으므로, 실리콘 산화막(52)에 DHF 내성이 요구되는 실리콘 질화막(53) 제거 시에 있어서 높은 DHF 내성을 가질 수 있다. 또한, 전술한 바와 같이, 적층형 반도체 소자(60)가 제조되고, 실리콘 산화막(52)에 리크 내성이 요구될 때에는, 트리트먼트 처리에 의해 실리콘 산화막(52) 중의 탄소 농도를 저감시키고 있으므로, 실리콘 산화막(52)의 리크 내성에 문제가 발생하지 않는다. 이 때문에, 양호한 특성을 갖는 적층형 반도체 소자(60)의 제조 방법 및 적층형 반도체 소자(60)를 제공하는 것이 가능해진다.
또한, 본 발명은, 상기한 실시 형태에 한정되지 않고, 다양한 변형, 응용이 가능하다. 이하, 본 발명에 적용 가능한 다른 실시 형태에 대하여 설명한다.
상기 실시 형태에서는, 적층형 반도체 소자(60)의 층간 절연막으로서의 실리콘 산화막(52)을 트리에톡시실란을 사용하여 형성하는 경우를 예로 들어 본 발명을 설명했지만, 실리콘 산화막을 형성하는 가스는 트리에톡시실란에 한정되는 것은 아니며, 예를 들어 옥타메틸시클로테트라실록산((Si(CH3)2O)4), 헥사메틸디실라잔((CH3)3SiNHSi(CH3)3) 또는 디에틸실란((CH3CH2)2SiH2)이어도 된다. 이들 가스를 사용하여 실리콘 산화막(52)을 형성함으로써, 디클로로실란을 사용하여 HTO막을 형성한 경우에 비하여, 그 DHF 내성을 크게 향상시킬 수 있다. 이 결과, 실리콘 산화막(52)에 영향을 미치지 않고, 실리콘 질화막(53)만을 제거할 수 있다. 또한, 실리콘 질화막(53)을 제거한 후, 트리트먼트 처리에 의해 실리콘 산화막(52) 중의 탄소 농도를 저감시키고 있으므로, 실리콘 산화막(52)의 리크 내성에 문제가 발생하지 않는다. 이 때문에, 양호한 특성을 갖는 적층형 반도체 소자(60)의 제조 방법 및 적층형 반도체 소자(60)를 제공하는 것이 가능해진다.
상기 실시 형태에서는, 반응관(2) 내를 700℃, 40Pa(0.3Torr)로 설정하고, 반응관(2) 내로 트리에톡시실란을 공급함으로써 반도체 기판(10)(또는 51)의 표면에 실리콘 산화막(52)을 형성하는 경우를 예로 들어 본 발명을 설명했지만, 트리에톡시실란 등의 가스를 사용하여 DHF 내성이 향상된 실리콘 산화막을 형성할 수 있는 방법이면, 각종 방법을 사용하는 것이 가능하다.
상기 실시 형태에서는, 반응관(2) 내를 700℃, 133Pa(1Torr)로 설정하고, 반응관(2) 내로 DCS와 NH3를 공급함으로써 실리콘 질화막(53)을 형성하는 경우를 예로 들어 본 발명을 설명했지만, 실리콘 산화막(52) 위에 실리콘 질화막(53)을 형성 가능하면 각종 방법을 사용하는 것이 가능하다.
상기 실시 형태에서는, 수소(H2) 및 산소(O2)를 사용하여 실리콘 산화막(52) 중에 포함되는 탄소 농도를 저감하는 경우를 예로 들어 본 발명을 설명했지만, 실리콘 산화막(52) 중의 탄소 농도를 저감 가능하면, 각종 방법을 사용하는 것이 가능하다.
상기 실시 형태에서는, 제조 장치로서 이중관 구조의 뱃치식 종형 열처리 장치를 사용한 경우를 예로 들어 본 발명을 설명했지만, 예를 들어 본 발명을 단관 구조의 뱃치식 열처리 장치에 적용하는 것도 가능하다.
본 발명의 실시 형태에 따른 제어부(100)는, 전용 시스템과 상관없이, 통상의 컴퓨터 시스템을 사용하여 실현 가능하다. 예를 들어, 범용 컴퓨터에, 상술한 처리를 실행하기 위한 프로그램을 저장한 기록 매체(플렉시블 디스크, CD-ROM(Compact Disc Read Only Memory) 등)로부터 상기 프로그램을 인스톨함으로써, 상술한 처리를 실행하는 제어부(100)를 구성할 수 있다.
그리고, 이들 프로그램을 공급하기 위한 수단은 임의이다. 상술한 바와 같이 소정의 기록 매체를 통하여 공급할 수 있는 것 외에, 예를 들어 통신 회선, 통신 네트워크, 통신 시스템 등을 통하여 공급해도 된다. 이 경우, 예를 들어 통신 네트워크의 게시판(BBS: Bulletin Board System)에 상기 프로그램을 게시하고, 이것을 네트워크를 통하여 제공해도 된다. 그리고, 이와 같이 제공된 프로그램을 기동하여, OS(Operating System)의 제어 하에서, 다른 어플리케이션 프로그램과 마찬가지로 실행함으로써, 상술한 처리를 실행할 수 있다.
본 발명은, 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치에 유용하다.
1 : 열처리 장치 2 : 반응관
3 : 내관 4 : 외관
5 : 매니폴드 6 : 지지 링
7 : 덮개 8 : 보트 엘리베이터
9 : 보트 10 : 반도체 기판
11 : 단열체 12 : 승온용 히터
13 : 처리 가스 도입관 14 : 배기구
15 : 퍼지 가스 공급관 16 : 배기관
17 : 밸브 18 : 진공 펌프
51 : 반도체 기판 52 : 실리콘 산화막
53 : 실리콘 질화막 54 : 적층막
55 : 전극 100 : 제어부
111 : 레시피 기억부 112 : ROM
113 : RAM 114 : I/O 포트
115 : CPU 116 : 버스
121 : 조작 패널 122 : 온도 센서
123 : 압력계 124 : 히터 컨트롤러
125 : MFC 제어부 126 : 밸브 제어부

Claims (5)

  1. 반도체 기판 위에 트리에톡시실란, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔 및 디에틸실란 중의 어느 하나를 사용하여 실리콘 산화막을 형성하는 실리콘 산화막 형성 공정과, 상기 실리콘 산화막 형성 공정에서 형성된 상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정을 갖고, 상기 실리콘 산화막 형성 공정 및 상기 실리콘 질화막 형성 공정을 복수회 반복하여, 상기 반도체 기판 위에 복수의 상기 실리콘 산화막과 복수의 상기 실리콘 질화막이 교대로 배치된 적층막을 형성하는 적층막 형성 스텝과,
    상기 적층막 형성 스텝에서 형성된 적층막을 구성하는 상기 실리콘 질화막을 에칭하는 실리콘 질화막 에칭 스텝과,
    상기 실리콘 질화막 에칭 스텝에서 에칭되지 않은 상기 실리콘 산화막 중의 탄소를 제거하여 탄소 농도를 저감하는 탄소 농도 저감 스텝과,
    상기 실리콘 질화막 에칭 스텝에서 에칭된 영역에 전극을 형성하는 전극 형성 스텝
    을 구비하는 적층형 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 탄소 농도 저감 스텝에서는, 상기 실리콘 산화막에 수소와 산소를 공급하는, 적층형 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 탄소 농도 저감 스텝을 상기 적층형 반도체 소자의 형상 가공 후에 실행하는, 적층형 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 기재된 적층형 반도체 소자의 제조 방법에 의해 제조되는 적층형 반도체 소자.
  5. 복수매의 반도체 기판이 수용된 반응실 내로 트리에톡시실란, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔 및 디에틸실란 중의 어느 하나를 처리 가스로서 공급하는 처리 가스 공급 수단과,
    상기 반응실 내로 실리콘 질화막 형성용 가스를 공급하는 실리콘 질화막 형성용 가스 공급 수단과,
    상기 반응실 내로 실리콘 질화막 에칭용 가스를 공급하는 실리콘 질화막 에칭용 가스 공급 수단과,
    상기 반응실 내로 실리콘 산화막 중의 탄소 농도를 저감하는 트리트먼트 가스를 공급하는 트리트먼트 가스 공급 수단과,
    장치의 각 부를 제어하는 제어 수단을 구비하고,
    상기 제어 수단은,
    상기 처리 가스 공급 수단을 제어하여, 상기 반응실 내로 상기 처리 가스를 공급함으로써 상기 반도체 기판 위에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 질화막 형성용 가스 공급 수단을 제어하여, 상기 반응실 내로 실리콘 질화막 형성용 가스를 공급함으로써 상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 공정을 복수회 반복하여, 상기 반도체 기판 위에 복수의 상기 실리콘 산화막과 복수의 상기 실리콘 질화막이 교대로 배치된 적층막을 형성하는 적층막 형성 스텝과,
    상기 실리콘 질화막 에칭용 가스 공급 수단을 제어하여, 상기 반응실 내로 실리콘 질화막 에칭용 가스를 공급함으로써 상기 적층막 형성 스텝에서 형성된 적층막을 구성하는 실리콘 질화막을 에칭하는 실리콘 질화막 에칭 스텝과,
    상기 트리트먼트 가스 공급 수단을 제어하여, 상기 반응실 내로 트리트먼트 가스를 공급함으로써 상기 실리콘 질화막 에칭 스텝에서 에칭되지 않은 상기 실리콘 산화막 중의 탄소 농도를 저감하는 트리트먼트 스텝
    을 실행하는, 적층형 반도체 소자의 제조 장치.
KR1020140032268A 2013-03-21 2014-03-19 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치 KR101686702B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013057829 2013-03-21
JPJP-P-2013-057829 2013-03-21
JPJP-P-2013-262167 2013-12-19
JP2013262167A JP6013313B2 (ja) 2013-03-21 2013-12-19 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置

Publications (2)

Publication Number Publication Date
KR20140116006A KR20140116006A (ko) 2014-10-01
KR101686702B1 true KR101686702B1 (ko) 2016-12-14

Family

ID=51552109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140032268A KR101686702B1 (ko) 2013-03-21 2014-03-19 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치

Country Status (4)

Country Link
US (1) US9343292B2 (ko)
JP (1) JP6013313B2 (ko)
KR (1) KR101686702B1 (ko)
CN (1) CN104064446B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354860B2 (en) 2015-01-29 2019-07-16 Versum Materials Us, Llc Method and precursors for manufacturing 3D devices
JP6788177B2 (ja) * 2015-05-14 2020-11-25 セントラル硝子株式会社 ドライエッチング方法、ドライエッチング剤及び半導体装置の製造方法
CN106298502B (zh) * 2015-05-18 2019-04-09 中微半导体设备(上海)股份有限公司 一种利用等离子体对多层材料刻蚀的方法
US10157933B2 (en) * 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
JP6419762B2 (ja) * 2016-09-06 2018-11-07 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100394504B1 (ko) * 1999-09-01 2003-08-14 가부시끼가이샤 한도따이 프로세스 켄큐쇼 절연막의 막질 개선방법 및 반도체 장치
KR101014062B1 (ko) * 2003-10-14 2011-02-14 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
KR101019295B1 (ko) * 2007-10-22 2011-03-07 어플라이드 머티어리얼스, 인코포레이티드 트렌치 내에 유전층을 형성시키는 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100483651C (zh) * 1992-08-27 2009-04-29 株式会社半导体能源研究所 半导体器件的制造方法
JP3103241B2 (ja) * 1993-03-26 2000-10-30 川崎製鉄株式会社 半導体装置の製造方法
US5970384A (en) * 1994-08-11 1999-10-19 Semiconductor Energy Laboratory Co., Ltd. Methods of heat treating silicon oxide films by irradiating ultra-violet light
JPH09134910A (ja) * 1995-11-10 1997-05-20 Hitachi Ltd プラズマ化学気相成長装置および半導体装置の製造方法
US6028014A (en) * 1997-11-10 2000-02-22 Lsi Logic Corporation Plasma-enhanced oxide process optimization and material and apparatus therefor
JP3393469B2 (ja) * 1999-07-15 2003-04-07 日本電気株式会社 薄膜半導体素子の製造方法及び薄膜半導体形成装置
US6863733B1 (en) * 1999-07-15 2005-03-08 Nec Corporation Apparatus for fabricating thin-film semiconductor device
US6602806B1 (en) * 1999-08-17 2003-08-05 Applied Materials, Inc. Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
US6716770B2 (en) * 2001-05-23 2004-04-06 Air Products And Chemicals, Inc. Low dielectric constant material and method of processing by CVD
CN101061065B (zh) * 2004-11-30 2011-07-27 日本宇宙能源株式会社 多晶硅晶棒的制造方法
US20080124946A1 (en) * 2006-11-28 2008-05-29 Air Products And Chemicals, Inc. Organosilane compounds for modifying dielectrical properties of silicon oxide and silicon nitride films
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101732187B1 (ko) * 2009-09-03 2017-05-02 에이에스엠 저펜 가부시기가이샤 플라즈마 강화된 화학기상 증착법에 의해 규소-질소 결합을 갖는 등각성 유전체 막을 형성하는 방법
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
KR101757454B1 (ko) * 2010-10-21 2017-07-27 삼성전자주식회사 3차원 반도체 기억 소자의 형성 방법
JP5665627B2 (ja) 2011-03-30 2015-02-04 東京エレクトロン株式会社 シリコン酸化物膜及びシリコン窒化物膜の積層方法、並びに成膜装置及び半導体装置の製造方法
US20130161629A1 (en) * 2011-12-27 2013-06-27 Applied Materials, Inc. Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100394504B1 (ko) * 1999-09-01 2003-08-14 가부시끼가이샤 한도따이 프로세스 켄큐쇼 절연막의 막질 개선방법 및 반도체 장치
KR101014062B1 (ko) * 2003-10-14 2011-02-14 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
KR101019295B1 (ko) * 2007-10-22 2011-03-07 어플라이드 머티어리얼스, 인코포레이티드 트렌치 내에 유전층을 형성시키는 방법

Also Published As

Publication number Publication date
US20140284808A1 (en) 2014-09-25
KR20140116006A (ko) 2014-10-01
US9343292B2 (en) 2016-05-17
JP2014207426A (ja) 2014-10-30
CN104064446A (zh) 2014-09-24
JP6013313B2 (ja) 2016-10-25
CN104064446B (zh) 2017-11-28

Similar Documents

Publication Publication Date Title
KR101716085B1 (ko) 박막 형성 방법 및 박막 형성 장치
KR101477159B1 (ko) 실리콘막의 형성 방법 및 그의 형성 장치
JP4456533B2 (ja) シリコン酸化膜の形成方法、シリコン酸化膜の形成装置及びプログラム
JP5113705B2 (ja) 薄膜形成装置の洗浄方法、薄膜形成方法、薄膜形成装置及びプログラム
JP2007019145A (ja) シリコン酸窒化膜の形成方法、シリコン酸窒化膜の形成装置及びプログラム
JP4916257B2 (ja) 酸化膜の形成方法、酸化膜の形成装置及びプログラム
KR101686702B1 (ko) 적층형 반도체 소자의 제조 방법, 적층형 반도체 소자 및 그의 제조 장치
KR20130007430A (ko) 실리콘막의 형성 방법 및 그 형성 장치
JP2009283587A (ja) シリコン炭窒化膜の形成方法および形成装置
JP5692763B2 (ja) シリコン膜の形成方法およびその形成装置
KR20150016102A (ko) 실리콘막의 형성 방법 및 형성 장치
US20150270160A1 (en) Method and apparatus for forming silicon oxide film
KR101689925B1 (ko) 실리콘막의 형성 방법 및 그 형성 장치
KR101594933B1 (ko) 실리콘막의 형성 방법 및 그의 형성 장치
JP2016178224A (ja) シリコン窒化膜の形成方法、および、シリコン窒化膜の形成装置
JP5658118B2 (ja) シリコン酸化膜の形成方法およびその形成装置
KR20140005090A (ko) 실리콘 산화막의 형성 방법 및 그 형성 장치
KR101658268B1 (ko) 적층막의 형성 방법 및 그 형성 장치
KR20140001762A (ko) 실리콘 산화막의 형성 방법 및 그 형성 장치
JP2015162554A (ja) シリコン窒化膜の形成装置、及び、シリコン窒化膜の形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191118

Year of fee payment: 4