CN104064446B - 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置 - Google Patents

层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置 Download PDF

Info

Publication number
CN104064446B
CN104064446B CN201410109233.5A CN201410109233A CN104064446B CN 104064446 B CN104064446 B CN 104064446B CN 201410109233 A CN201410109233 A CN 201410109233A CN 104064446 B CN104064446 B CN 104064446B
Authority
CN
China
Prior art keywords
silicon oxide
silicon nitride
oxide film
film
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201410109233.5A
Other languages
English (en)
Other versions
CN104064446A (zh
Inventor
长谷部秀
长谷部一秀
大部智行
黑川昌毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN104064446A publication Critical patent/CN104064446A/zh
Application granted granted Critical
Publication of CN104064446B publication Critical patent/CN104064446B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

提供层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置。具备下述步骤：层叠膜形成步骤，其具有下述工序：氧化硅膜形成工序，使用三乙氧基硅烷、八甲基环四硅氧烷、六甲基二硅氮烷和二乙基硅烷中的任一种在半导体基板上形成氧化硅膜；和氮化硅膜形成工序，在通过氧化硅膜形成工序形成的氧化硅膜上形成氮化硅膜，重复多次氧化硅膜形成工序和氮化硅膜形成工序，在半导体基板上形成交替配置多个氧化硅膜与多个氮化硅膜的层叠膜；氮化硅膜蚀刻步骤，将构成层叠膜的氮化硅膜进行蚀刻；降低碳浓度的步骤，将氮化硅膜蚀刻步骤中没有被蚀刻的氧化硅膜中的碳去除而降低碳浓度；以及电极形成步骤，在氮化硅膜蚀刻步骤中被蚀刻的区域形成电极。

Description

层叠型半导体元件的制造方法、层叠型半导体元件及其制造 装置
相关申请的相互参照
本申请要求基于2013年3月21日申请的日本专利申请第2013-057829号和2013年12月19日申请的日本专利申请第2013-262167号的优先权，将该日本申请的内容整体作为参照文献并入到说明书中。
技术领域
本发明涉及层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置。
背景技术
近年来，寻求半导体装置的高集成化而提出了一种层叠型半导体元件，其在半导体基板上形成有层间绝缘膜和牺牲膜交替配置的层叠膜，例如氮化硅膜/氧化硅膜(SiN/SiO2)的层叠膜。
发明内容
发明要解决的问题
然而，在层叠型半导体元件的制造工序中，在交替配置层间绝缘膜与牺牲膜之后有只选择性地蚀刻牺牲膜的工序。因此，对于构成层间绝缘膜的氧化硅膜要求提高例如耐稀氢氟酸(DHF)性的耐蚀刻性。
作为提高氧化硅膜的耐DHF性的方法，有例如，使用三乙氧基硅烷(Triethoxysilane)形成氧化硅膜(SiO2膜)的方法。通过使用三乙氧基硅烷形成氧化硅膜，与例如使用二氯硅烷(DCS)形成HTO(High Temperature Oxide，高温氧化物)膜的情况相比较，能够使其耐DHF性提高近2倍。
但是，关于由三乙氧基硅烷形成的氧化硅膜，该膜中的碳浓度高，耐泄漏性变差。所述情况下，如果进行降低氧化硅膜中的碳浓度的处理，则氧化硅膜的耐DHF性变差。这样的情况下，制造具有良好特性的层叠型半导体元件是困难的。
本发明提供具有良好特性的层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置。
用于解决问题的方案
为了达到上述目的，本发明的第一观点所述的层叠型半导体元件的制造方法具备下述步骤：
层叠膜形成步骤，其具有下述工序：氧化硅膜形成工序，使用三乙氧基硅烷、八甲基环四硅氧烷、六甲基二硅氮烷和二乙基硅烷中的任一种在半导体基板上形成氧化硅膜；和氮化硅膜形成工序，在通过前述氧化硅膜形成工序形成的氧化硅膜上形成氮化硅膜，重复多次前述氧化硅膜形成工序和前述氮化硅膜形成工序，在前述半导体基板上形成交替配置多个前述氧化硅膜与多个前述氮化硅膜的层叠膜；
氮化硅膜蚀刻步骤，将构成前述层叠膜的前述氮化硅膜进行蚀刻；
降低碳浓度的步骤，将前述氮化硅膜蚀刻步骤中没有被蚀刻的前述氧化硅膜中的碳去除而降低碳浓度；以及
电极形成步骤，在前述氮化硅膜蚀刻步骤中被蚀刻的区域形成电极。
本发明的第二观点所述的层叠型半导体元件通过本发明的第一观点所述的层叠型半导体元件的制造方法制造。
本发明的第三观点所述的层叠型半导体元件的制造装置具备：
处理气体供给单元，向容纳有多枚半导体基板的反应室内供给三乙氧基硅烷、八甲基环四硅氧烷、六甲基二硅氮烷和二乙基硅烷中的任一种作为处理气体；
氮化硅膜形成用气体供给单元，向前述反应室内供给氮化硅膜形成用气体；
处理气体供给单元，向前述反应室内供给降低氧化硅膜中的碳浓度的处理气体；以及
控制单元，控制装置的各部分，
前述控制单元实施下述步骤：
形成层叠膜的步骤，重复多次下述工序从而在前述半导体基板上形成交替配置多个前述氧化硅膜和多个前述氮化硅膜的层叠膜：通过控制前述处理气体供给单元，向前述反应室内供给前述处理气体，在前述半导体基板上形成氧化硅膜的工序；以及，通过控制前述氮化硅膜形成用气体供给单元，向前述反应室内供给氮化硅膜形成用气体，在前述氧化硅膜上形成氮化硅膜的工序；
降低碳浓度的步骤，在层叠型半导体元件的形状处理之后，控制前述处理气体供给单元，降低前述氧化硅膜中的碳浓度。
附图说明
附图作为本说明书的一部分而并入，表示本发明的实施方式，与上述通常的说明和后述的实施方式的详细内容一起，对本发明的概念进行说明。
图1为用于说明本发明的实施方式的层叠型半导体元件的制造方法中的氧化硅膜的形成方法的图。
图2为用于说明本发明的实施方式的层叠型半导体元件的制造方法中的氮化硅膜的形成方法的图。
图3为用于说明本发明的实施方式的层叠型半导体元件的制造方法中的层叠膜的形成方法的图。
图4为用于说明在本发明的实施方式的层叠型半导体元件的制造方法中，于层叠膜制作沟槽、电极等的方法的图。
图5为用于说明在本发明的实施方式的层叠型半导体元件的制造方法中，由层叠膜去除氮化硅膜的方法的图。
图6为用于说明本发明的实施方式的层叠型半导体元件的制造方法的图。
图7为表示本发明的实施方式的热处理装置的图。
图8为表示图7的控制部的构成的图。
图9为表示说明层叠膜的形成工序的制程的图。
图10为表示说明处理的制程的图。
具体实施方式
以下，对于本发明的层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置进行说明。在下述详细的说明中，为了充分地理解本发明，给与较多的具体的内容。然而，没有这样详细的说明时本领域技术人员能够得到本发明也是显而易见的事情。在其他的例中，为了避免难以理解各种各样的实施方式，对于公知的方法、步骤、系统和构成要素，没有详细地示出。
首先，对于本发明的层叠型半导体元件的制造方法进行说明。图1～图6是用于说明本发明的层叠型半导体元件的制造方法的图。需要说明的是，本实施方式中，以使用三乙氧基硅烷形成作为层叠型半导体元件的层间绝缘膜的氧化硅膜的情况为例对本发明进行说明。
如图1所示，使用三乙氧基硅烷在半导体基板51上形成氧化硅膜(SiO2)52。作为氧化硅膜52的形成方法，可以使用CVD(Chemical Vapor Deposition，化学气相沉积)法。例如，在后述的制造装置的反应室内容纳半导体基板51，在维持该反应室内的温度650～750℃、压力13.3～133Pa(0.1～1托(Torr))的状态下，向反应室内供给10～300sccm的三乙氧基硅烷，由此在半导体基板51上形成氧化硅膜52。
这样，通过使用三乙氧基硅烷形成氧化硅膜52，与例如使用二氯硅烷形成HTO膜的情况相比较，能够使其耐DHF性提高近2倍。需要说明的是，关于由三乙氧基硅烷形成的氧化硅膜52，该膜中的碳浓度高，耐泄漏性变差，但对于该点后面进行说明。
接着，如图2所示，在氧化硅膜52上形成作为牺牲膜的氮化硅膜(SiN)53。作为氮化硅膜53的形成方法，可以使用CVD法。例如，形成有氧化硅膜52的半导体基板51容纳于反应室内，在维持该反应室内的温度700～800℃、压力13.3～133Pa(0.1～1Torr)的状态下，向反应室内供给0.1slm的二氯硅烷和1slm的氨气(NH3)，由此在氧化硅膜52上形成氮化硅膜53。
接着，如图3所示，进而交替形成氧化硅膜52与氮化硅膜53。由此，在半导体基板51上形成交替配置氧化硅膜52与氮化硅膜53的层叠膜54。根据一实施方式，作为层叠膜54的形成方法，可列举出：将前述氧化硅膜52和氮化硅膜53在半导体基板51上形成的方法连续地进行的方法。
接着，如图4所示，于形成的层叠膜54制作所希望的沟槽、电极等。例如，在对层叠膜54附加了规定的掩模的状态下选择性地去除(蚀刻)层叠膜54而形成沟槽。另外，通过在所形成的沟槽内形成由金属例如钨(W)、铝(Al)、铜(Cu)等形成的导电膜而形成电极。需要说明的是，也可以根据需要，进一步在形成交替配置氧化硅膜52和氮化硅膜53的层叠膜54之后制作沟槽、电极等。
接着，如图5所示，将作为牺牲膜的氮化硅膜53去除(蚀刻)。蚀刻既可以是湿式蚀刻，也可以是干式蚀刻。作为湿式蚀刻，可列举出例如：使层叠膜54浸渍于加热至160℃左右的磷酸溶液(H3PO4)中的方法。作为干式蚀刻，可列举出例如：通过向反应室内供给包含氟等卤素气体的蚀刻用气体，将层叠膜54中的氮化硅膜53去除的方法。
此处，本实施方式中，使用三乙氧基硅烷形成氧化硅膜52，所以氧化硅膜52的耐DHF性高。因此，能够不影响氧化硅膜52而只将氮化硅膜53去除。
接着，对氧化硅膜52实施处理。处理是降低氧化硅膜52中的碳浓度的改性处理，是提高氧化硅膜52的耐泄漏性的处理。对于处理，例如，以维持反应室内的温度600～800℃、压力13.3～1.33kPa(0.1～10Torr)的状态，向反应管内供给氢气(H2)和氧气(O2)，将氧化硅膜52中所含的碳去除。由此，氧化硅膜52中的碳浓度降低，氧化硅膜52的耐泄漏性提高。
此处，通过处理而氧化硅膜52的耐DHF性降低。但是，该阶段中，由于已经将氮化硅膜53去除且层叠型半导体元件的形状处理结束，所以氧化硅膜52不需要具有高的耐DHF性。因此，通过处理即便氧化硅膜52的耐DHF性降低，也不会产生问题。
接着，在去除了氮化硅膜53的区域，形成例如由钨(W)等金属形成的电极55。由此，形成图6所示的层叠型半导体元件60。
在这样制造的层叠型半导体元件60中，使用三乙氧基硅烷形成作为层间绝缘膜的氧化硅膜52，将氮化硅膜53去除之后，对于氧化硅膜52进行处理。这样，由于使用三乙氧基硅烷形成作为层间绝缘膜的氧化硅膜52，所以从氧化硅膜52去除要求耐DHF性的氮化硅膜53时，能够具有高的耐DHF性。进而，如前所述，在制造层叠型半导体元件60且对于氧化硅膜52要求耐泄漏性时，由于通过处理降低了氧化硅膜52中的碳浓度，所以氧化硅膜52的耐泄漏性不会产生问题。因此，提供具有良好特性的层叠型半导体元件60的制造方法、以及层叠型半导体元件成为可能。
接着，对于这样的层叠型半导体元件60的制造装置进行说明。需要说明的是，本实施方式中，对于层叠型半导体元件的制造装置，以使用图7所示的间歇式的立式热处理装置1的情况为例进行了说明。
如图7所示，热处理装置1具备：长边方向面向垂直方向的大致圆筒状的反应管2。反应管2具有由内管3和外管4构成的双重管结构，所述外管4覆盖内管3且与内管3有一定间隔地形成且具有顶部。内管3和外管4由耐热和耐腐蚀性优异的材料例如石英形成。
在外管4的下方配置形成为筒状的不锈钢(SUS)制的歧管5。歧管5与外管4的下端气密地连接。另外，内管3被支撑环6支撑，支撑环6由歧管5的内壁突出并且与歧管5一体地形成。
在歧管5的下方配置盖体7，盖体7通过晶舟升降机(boat elevator)8可上下移动地构成。并且，盖体7通过晶舟升降机8上升时，歧管5的下方侧(炉口部分)被封闭；盖体7通过晶舟升降机8下降时，歧管5的下方侧(炉口部分)被打开。
盖体7上载置有例如由石英形成的晶圆舟9。晶圆舟9例如在垂直方向上隔有规定的间隔容纳有多枚被处理体例如半导体基板10而构成。
在反应管2的周围以围绕反应管2的方式设置绝热体11。在绝热体11的内壁表面设置有例如由电阻发热元件组成的的升温用加热器12。反应管2的内部被该升温用加热器12加热至规定的温度，结果半导体基板10被加热至规定的温度。
在歧管5的侧面，贯穿(连接)有多个处理气体导入管13。需要说明的是，图7中，为了方便图示，只描画出1个处理气体导入管13。处理气体导入管13面向内管3内而配设。例如，如图7所示，处理气体导入管13贯穿支撑环6的下方(内管3的下方)的歧管5的侧面。
处理气体导入管13通过没有图示的质量流量控制器等，与没有图示的处理气体供给源连接。因此，由处理气体供给源通过处理气体导入管13，向反应管2内供给所希望量的处理气体。作为由处理气体导入管13供给的处理气体，可列举出例如：将层叠膜54成膜的成膜用气体、进行处理的处理用气体等。作为成膜用气体，可列举出：形成氧化硅膜52的三乙氧基硅烷、形成氮化硅膜53的二氯硅烷、以及氨气。作为处理用气体，可列举出氢气和氧气等。
在歧管5的侧面设置有用于将反应管2内的气体排气的排气口14。排气口14设置于支撑环6的上方，与反应管2内的内管3和外管4之间形成的空间连通。于是，内管3中产生的气体等通过内管3与外管4之间的空间被排气口14排气。
在歧管5的侧面的排气口14的下方，贯穿有吹扫气体供给管15。吹扫气体供给管15与没有图示的吹扫气体供给源连接，由吹扫气体供给源通过吹扫气体供给管15向反应管2内供给所希望量的吹扫气体例如氮气。
排气口14与排气管16气密地连接。排气管16在其上游侧起设置有阀17和真空泵18。阀17调节排气管16的开度，将反应管2内的压力控制为规定的压力。真空泵18通过排气管16将反应管2内的气体排气并且调节反应管2内的压力。
需要说明的是，排气管16设置有没有图示的收集器、洗涤器等构成为将由反应管2排气的气体进行无害化之后，向热处理装置1外排气。
另外，热处理装置1具备进行装置各部分的控制的控制部100。图8表示控制部100的构成。如图8所示，控制部100中，操作面板121、温度传感器(组)122、压力计(组)123、加热控制器124、质量流量控制器(MFC：Mass Flow Controller)控制部125、阀控制部126等通过总线120而连接。
操作面板121具备显示画面和操作按钮，将操作者的操作指示传达至控制部100，还将来自控制部100的各种信息在显示画面上显示。
温度传感器(组)122测定反应管2内、处理气体导入管13内、排气管16内等各部分的温度，将它们的测定值通知控制部100。
压力计(组)123测定反应管2内、处理气体导入管13内、排气管16内等各部分的压力，将它们的测定值通知控制部100。
加热控制器124用于分别地控制升温用加热器12，对来自控制部100的指示进行应答，对它们通电而将它们加热，或者分别地测定它们的功耗并通知控制部100。
MFC控制部125控制处理气体导入管13和吹扫气体供给管15处设置的没有图示的MFC，将它们中流通的气体的流量设置为由控制部100指示的量，并且测定实际上流通的气体的流量并通知控制部100。
阀控制部126将各管13、15、16处配置的阀(包括阀17)的开度控制为由控制部100指示的值。
控制部100由制程存储部111、ROM(只读存储器，Read OnlyMemory)112、RAM(随机存取存储器，Random Access Memory)113、I/O连接器(输入/输出连接器，Input/OutputPort)114、CPU(中央处理单元，Central Processing Unit)115、将它们相互连接的总线116构成。
制程存储部111中存储有安装用制程和多个工艺用制程。热处理装置1的制造初期只存储有安装用制程。安装用制程在生成对应于各热处理装置的热模型等时实施。工艺用制程是每次用户实际进行的热处理(工艺)所准备的制程，例如，将从半导体基板10加载至反应管2起至将处理结束的半导体基板10卸载为止的各部分的温度变化、反应管2内的压力变化、供给处理气体的开始和停止的时机和供给量等进行规定。
ROM112由EEPROM(Electrically Erasable Programmable Read Only Memory，电可擦可编程只读存储器)、闪速存储器、硬盘等构成，是存储CPU115的操作程序等的存储介质。
RAM113作为CPU115的工作区等起作用。
I/O连接器114与操作面板121、温度传感器(组)122、压力计(组)123、加热控制器124、MFC控制部125、阀控制部126等连接，控制数据、信号的输入/输出。
CPU115构成控制部100的中枢，实施存储于ROM112的控制程序，根据操作面板121的指示，按照制程存储部111存储的制程(工艺用制程)控制热处理装置1的操作。即，CPU115使温度传感器(组)122、压力计(组)123、MFC控制部125等测定反应管2内、处理气体导入管13内和排气管16内的各部分的温度、压力、流量等，基于该测定数据，对加热控制器124、MFC控制部125、阀控制部126等输出控制信号等，使上述各部分按照工艺用制程进行控制。
总线116在各部分之间传达信息。
接着，对使用了如上构成的热处理装置1的层叠型半导体元件60的制造方法进行说明。本实施方式中，以在半导体基板51上形成氧化硅膜52与氮化硅膜53交替而成的层叠膜54的工序、以及在去除氮化硅膜53之后实施降低氧化硅膜52中的碳浓度的改性处理(处理)的工序为例进行说明。
需要说明的是，以下的说明中，构成热处理装置1的各部分的操作由控制部100(CPU115)控制。另外，如前所述，通过控制部100(CPU115)控制加热控制器124(升温用加热器12)、MFC控制部125、阀控制部126等，各处理中的反应管2内的温度、压力、气体的流量等按照例如图9和图10所示的制程的条件进行设定。图9为表示对于形成层叠膜54的工序进行说明的制程的图。图10为表示对于处理进行说明的制程的图。
首先，对于形成层叠膜54的工序进行说明。
如图9的(a)所示，将反应管2(内管3)内设定为规定的温度。另外，如图9的(b)所示，将反应管2(内管3)内设定为常压。接着，如图9的(c)所示，由吹扫气体供给管15向内管3(反应管2)内供给规定量的氮气。接着，将容纳有半导体基板51(半导体基板10)的晶圆舟9载置于盖体7上。接着，通过晶舟升降机8使盖体7上升，将半导体基板10(晶圆舟9)加载于反应管2内(加载工序)。
接着，如图9的(c)所示，由吹扫气体供给管15向内管3内供给规定量的氮气并且将反应管2内设定为规定的温度，例如图9的(a)所示的700℃。另外，将反应管2内的气体排出，将反应管2减压至规定的压力，例如图9的(b)所示的40Pa(0.3Torr)。接着，使反应管2内稳定在该温度和压力下(稳定化工序)。
如果反应管2内稳定在规定的压力和温度下，则停止由吹扫气体供给管15向内管3内供给氮气。接着，由处理气体导入管13向反应管2内供给规定量的三乙氧基硅烷，例如图9的(d)所示的0.1slm。由此，在半导体基板10的表面上形成氧化硅膜(SiO2膜)52。
此处，由于使用三乙氧基硅烷形成氧化硅膜52，所以能够提高氧化硅膜52的耐DHF性。因此，去除(蚀刻)氮化硅膜53时，能够不影响氧化硅膜52而只将氮化硅膜53去除。
如果在半导体基板10(或51)上形成有规定量的氧化硅膜52，则停止由处理气体导入管13向反应管2内供给三乙氧基硅烷。接着，如图9的(c)所示，由吹扫气体供给管15向内管3内供给规定量的氮气并且将反应管2内设定为规定的温度，例如图9的(a)所示的700℃。另外，将反应管2内的气体排出，将反应管2减压至规定的压力，例如图9的(b)所示的133Pa(1Torr)。接着，使反应管2内在该温度和压力下稳定(吹扫-稳定化工序)。
如果反应管2内稳定在规定的压力和温度下，则停止由吹扫气体供给管15向反应管2内供给氮气。接着，由处理气体导入管13向反应管2内供给规定量的成膜用气体，例如图9的(e)所示供给作为硅源的0.1slm的DCS，并且如图9的(f)所示供给作为氮化剂的1slm的NH3(SiN膜形成工序)。由此，在氧化硅膜52上形成氮化硅膜53。
如果在氧化硅膜52上形成有规定量的氮化硅膜53，则停止由处理气体导入管13向反应管2内供给成膜用气体。接着，如图9的(c)所示，由吹扫气体供给管15向内管3内供给规定量的氮气，将反应管2内的气体排出(吹扫工序)。
接着，再次重复地进行如前述的一连串的工序即稳定化工序、SiO2膜形成工序、吹扫-稳定化工序、SiN膜形成工序、吹扫工序，形成所希望的层叠膜54。如果形成所希望的层叠膜54，则如图9的(c)所示，由吹扫气体供给管15向内管3内供给规定量的氮气，并且如图9的(a)所示，将反应管2内设定为规定的温度。另外，将反应管2内的气体排出，使反应管2内恢复至常压。接着，通过晶舟升降机8使盖体7下降，由此将半导体基板10(晶圆舟9)由反应管2内卸载(卸载工序)。由此，完成层叠膜54的形成。
接着，对于处理进行说明。
首先，如图10的(a)所示，将反应管2(内管3)内设定为规定的温度。另外，如图10的(b)所示，将反应管2(内管3)内设定为常压。接着，如图10的(c)所示，由吹扫气体供给管15向内管3(反应管2)内供给规定量的氮气。接着，将容纳了形成有层叠膜54的半导体基板10(或51)的晶圆舟9载置于盖体7上。接着，通过晶舟升降机8使盖体7上升，使半导体基板10(晶圆舟9)加载于反应管2内(加载工序)。
接着，如图10的(c)所示，由吹扫气体供给管15向内管3内供给规定量的氮气，并且将反应管2内设定为规定的温度，例如图10的(a)所示的780℃。另外，将反应管2内的气体排出，将反应管2减压至规定的压力，例如图10的(b)所示的133Pa(1Torr)。接着，使反应管2内稳定在该温度和压力下(稳定化工序)。
如果反应管2内稳定在规定的压力和温度下，则停止由吹扫气体供给管15向内管3内供给氮气。接着，由处理气体导入管13向反应管2内供给规定量的处理用气体，例如图10的(d)所示，供给1slm的氢气(H2)。
如图10的(e)所示，供给规定量、例如1.7slm的氧气(O2)。由此，将氧化硅膜52中所含的碳去除(处理工序)。其结果，氧化硅膜52中的碳浓度降低，氧化硅膜52的耐泄漏性提高。需要说明的是，如前所述，通过该处理，氧化硅膜52的耐DHF性降低；但是该阶段中，由于已经去除氮化硅膜53且层叠型半导体元件60的形状处理结束，所以氧化硅膜52不需要具有高的耐DHF性。因此，即便氧化硅膜52的耐DHF性由于处理而降低，也不会产生问题。
如果去除了所希望量的氧化硅膜52中所含的碳，则停止由处理气体导入管13向内管3内供给成膜用气体。接着，图10的(c)所示，由吹扫气体供给管15向内管3内供给规定量的氮气，将反应管2内的气体排出(吹扫-稳定化工序)。接着，如图10的(c)所示，由吹扫气体供给管15向内管3内供给规定量的氮气，并且如图10的(a)所示，将反应管2内设定为规定的温度。另外，将反应管2内的气体排出，使反应管2内恢复至常压。接着，通过晶舟升降机8使盖体7下降，将半导体基板10(晶圆舟9)从反应管2内卸载(卸载工序)。由此，处理结束。
如以上说明，根据本实施方式，由于使用三乙氧基硅烷形成作为层间绝缘膜的氧化硅膜52，所以将要求耐DHF性的氮化硅膜53去除时，氧化硅膜52能够具有高的耐DHF性。进而，如前所述，在制造层叠型半导体元件60、对于氧化硅膜52要求耐泄漏性时，通过处理降低了氧化硅膜52中的碳浓度，所以氧化硅膜52的耐泄漏性不会产生问题。因此，能够提供具有良好的特性的层叠型半导体元件60的制造方法以及层叠型半导体元件60。
需要说明的是，本发明并不限于上述的实施方式，可以有各种变形、应用。以下，对于能够适用本发明的其他的实施方式进行说明。
上述实施方式中，以使用三乙氧基硅烷形成作为层叠型半导体元件60的层间绝缘膜的氧化硅膜52的情况为例，对于本发明进行了说明，但形成氧化硅膜的气体不限定于三乙氧基硅烷，也可以为例如：八甲基环四硅氧烷((Si(CH3)2O)4)、六甲基二硅氮烷((CH3)3SiNHSi(CH3)3)或者二乙基硅烷((CH3CH2)2SiH2)。通过使用这样的气体形成氧化硅膜52，与使用二氯硅烷形成HTO膜的情况相比较，能够极大地提高其耐DHF性。结果，能够不影响氧化硅膜52而只将氮化硅膜53去除。另外，将氮化硅膜53去除之后，通过处理降低了氧化硅膜52中的碳浓度，所以氧化硅膜52的耐泄漏性不会产生问题。因此，能够提供具有良好特性的层叠型半导体元件60的制造方法以及层叠型半导体元件60。
上述实施方式中，将反应管2内设定为700℃、40Pa(0.3Torr)，向反应管2内供给三乙氧基硅烷而在半导体基板10(或51)的表面上形成氧化硅膜52，以该情况为例，对于本发明进行了说明；然而只要是能够使用三乙氧基硅烷等气体形成耐DHF性提高的氧化硅膜的方法，就能够使用各种方法。
上述实施方式中，将反应管2内设定为700℃、133Pa(1Torr)，向反应管2内供给DCS和NH3，由此形成氮化硅膜53，以该情况为例对于本发明进行了说明；然而只要是能够在氧化硅膜52上形成氮化硅膜53，就能够使用各种方法。
上述实施方式中，使用氢气(H2)和氧气(O2)降低氧化硅膜52中所含的碳浓度，以该情况为例，对于本发明进行了说明；但只要能够降低氧化硅膜52中的碳浓度，就能够使用各种方法。
上述实施方式中，以使用了双重管结构的间歇式立式热处理装置作为制造装置的情况为例，对于本发明进行了说明，例如，也可以将本发明应用于单管结构的间歇式热处理装置中。
本发明的实施方式所述的控制部100也可以不使用专用的系统而使用通常的计算机系统来实现。例如，在常用的计算机上，可以由存储有用于实施上述的处理的程序的存储介质(软盘、CD-ROM(只读光盘存储器、Compact Disc Read Only Memory)等)安装该程序，构成实施上述处理的控制部100。
并且，用于供给这些程序的单元是任意的。如上所述可以通过规定的存储介质供给，除此之外，也可以通过例如通信线路、通信网络、通信系统等供给。该情况下，也可以例如，在通信网络的揭示板(BBS：Bulletin Board System)上揭示该程序，将其通过网络进行提供。并且，通过启动这样提供的程序，在OS(操作系统，Operating System)的控制下，与其他的应用程序同样地实施，能够实施上述处理。
根据本发明，能够提供具有良好的特性的层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置。
此次公开的实施方式的所有的点为例示，但应认为不限于这些。实际上，上述的实施方式能够以多种方式实现。另外，上述的实施方式在不脱离权利要求及其主旨的范围内，也可以以各种形式进行省略、置换、变更。本发明的范围意图在于包含权利要求及与其均等的意思和范围内的所有变更。

Claims (5)

1.一种层叠型半导体元件的制造方法，其具备下述步骤：
层叠膜形成步骤，其具有下述工序：氧化硅膜形成工序，使用三乙氧基硅烷、八甲基环四硅氧烷、六甲基二硅氮烷和二乙基硅烷中的任一种在半导体基板上形成氧化硅膜；和氮化硅膜形成工序，在通过所述氧化硅膜形成工序形成的所述氧化硅膜上形成氮化硅膜，重复多次所述氧化硅膜形成工序和所述氮化硅膜形成工序，在所述半导体基板上形成交替配置多个所述氧化硅膜与多个所述氮化硅膜的层叠膜；
氮化硅膜蚀刻步骤，将构成所述层叠膜的所述氮化硅膜进行蚀刻；
降低碳浓度的步骤，将所述氮化硅膜蚀刻步骤中没有被蚀刻的所述氧化硅膜中的碳去除而降低碳浓度；以及
电极形成步骤，在所述氮化硅膜蚀刻步骤中被蚀刻的区域形成电极。
2.根据权利要求1所述的层叠型半导体元件的制造方法，其中，在所述降低碳浓度的步骤中，对于所述氧化硅膜供给氢气和氧气。
3.根据权利要求1所述的层叠型半导体元件的制造方法，其中，在所述层叠型半导体元件的形状处理之后实施所述降低碳浓度的步骤。
4.一种层叠型半导体元件，其通过权利要求1所述的层叠型半导体元件的制造方法制造。
5.一种层叠型半导体元件的制造装置，其具备：
氧化硅膜形成用气体供给单元，向容纳有多枚半导体基板的反应室内供给三乙氧基硅烷、八甲基环四硅氧烷、六甲基二硅氮烷和二乙基硅烷中的任一种作为处理气体；
氮化硅膜形成用气体供给单元，向所述反应室内供给氮化硅膜形成用气体；
处理气体供给单元，向所述反应室内供给降低氧化硅膜中的碳浓度的处理气体；以及
控制单元，控制装置的各部分，
所述控制单元实施下述步骤：
形成层叠膜的步骤，重复多次下述工序从而在所述半导体基板上形成交替配置多个氧化硅膜和多个氮化硅膜的层叠膜：通过控制所述氧化硅膜形成用气体供给单元，向所述反应室内供给所述处理气体，在所述半导体基板上形成氧化硅膜的工序；以及，通过控制所述氮化硅膜形成用气体供给单元，向所述反应室内供给氮化硅膜形成用气体，在所述氧化硅膜上形成氮化硅膜的工序；
降低碳浓度的步骤，在层叠型半导体元件的形状处理之后，控制所述处理气体供给单元，降低所述氧化硅膜中的碳浓度。
CN201410109233.5A 2013-03-21 2014-03-21 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置 Expired - Fee Related CN104064446B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013057829 2013-03-21
JP2013-057829 2013-03-21
JP2013262167A JP6013313B2 (ja) 2013-03-21 2013-12-19 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置
JP2013-262167 2013-12-19

Publications (2)

Publication Number Publication Date
CN104064446A CN104064446A (zh) 2014-09-24
CN104064446B true CN104064446B (zh) 2017-11-28

Family

ID=51552109

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410109233.5A Expired - Fee Related CN104064446B (zh) 2013-03-21 2014-03-21 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置

Country Status (4)

Country Link
US (1) US9343292B2 (zh)
JP (1) JP6013313B2 (zh)
KR (1) KR101686702B1 (zh)
CN (1) CN104064446B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354860B2 (en) 2015-01-29 2019-07-16 Versum Materials Us, Llc Method and precursors for manufacturing 3D devices
JP6788177B2 (ja) * 2015-05-14 2020-11-25 セントラル硝子株式会社 ドライエッチング方法、ドライエッチング剤及び半導体装置の製造方法
CN106298502B (zh) * 2015-05-18 2019-04-09 中微半导体设备(上海)股份有限公司 一种利用等离子体对多层材料刻蚀的方法
US10157933B2 (en) 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
JP6419762B2 (ja) * 2016-09-06 2018-11-07 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101275219A (zh) * 2006-11-28 2008-10-01 气体产品与化学公司 用来改变氧化硅和氮化硅膜的介电性能的有机硅烷化合物
CN101419914A (zh) * 2007-10-22 2009-04-29 应用材料股份有限公司 用于在沟槽内形成电介质层的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560691B (zh) * 1992-08-27 2010-05-26 株式会社半导体能源研究所 半导体器件及其制造方法和有源矩阵显示器
JP3103241B2 (ja) * 1993-03-26 2000-10-30 川崎製鉄株式会社 半導体装置の製造方法
US5970384A (en) * 1994-08-11 1999-10-19 Semiconductor Energy Laboratory Co., Ltd. Methods of heat treating silicon oxide films by irradiating ultra-violet light
JPH09134910A (ja) * 1995-11-10 1997-05-20 Hitachi Ltd プラズマ化学気相成長装置および半導体装置の製造方法
US6028014A (en) * 1997-11-10 2000-02-22 Lsi Logic Corporation Plasma-enhanced oxide process optimization and material and apparatus therefor
JP3393469B2 (ja) * 1999-07-15 2003-04-07 日本電気株式会社 薄膜半導体素子の製造方法及び薄膜半導体形成装置
US6863733B1 (en) * 1999-07-15 2005-03-08 Nec Corporation Apparatus for fabricating thin-film semiconductor device
US6602806B1 (en) * 1999-08-17 2003-08-05 Applied Materials, Inc. Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
JP3245136B2 (ja) * 1999-09-01 2002-01-07 キヤノン販売株式会社 絶縁膜の膜質改善方法
US6716770B2 (en) * 2001-05-23 2004-04-06 Air Products And Chemicals, Inc. Low dielectric constant material and method of processing by CVD
JP4285184B2 (ja) * 2003-10-14 2009-06-24 東京エレクトロン株式会社 成膜方法及び成膜装置
WO2006059632A1 (ja) * 2004-11-30 2006-06-08 Space Energy Corporation 多結晶シリコンインゴットの製造方法
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101732187B1 (ko) * 2009-09-03 2017-05-02 에이에스엠 저펜 가부시기가이샤 플라즈마 강화된 화학기상 증착법에 의해 규소-질소 결합을 갖는 등각성 유전체 막을 형성하는 방법
KR101757454B1 (ko) * 2010-10-21 2017-07-27 삼성전자주식회사 3차원 반도체 기억 소자의 형성 방법
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
JP5665627B2 (ja) 2011-03-30 2015-02-04 東京エレクトロン株式会社 シリコン酸化物膜及びシリコン窒化物膜の積層方法、並びに成膜装置及び半導体装置の製造方法
US20130161629A1 (en) * 2011-12-27 2013-06-27 Applied Materials, Inc. Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101275219A (zh) * 2006-11-28 2008-10-01 气体产品与化学公司 用来改变氧化硅和氮化硅膜的介电性能的有机硅烷化合物
CN101419914A (zh) * 2007-10-22 2009-04-29 应用材料股份有限公司 用于在沟槽内形成电介质层的方法

Also Published As

Publication number Publication date
US20140284808A1 (en) 2014-09-25
KR101686702B1 (ko) 2016-12-14
JP2014207426A (ja) 2014-10-30
CN104064446A (zh) 2014-09-24
KR20140116006A (ko) 2014-10-01
JP6013313B2 (ja) 2016-10-25
US9343292B2 (en) 2016-05-17

Similar Documents

Publication Publication Date Title
TWI591200B (zh) 薄膜形成方法及薄膜形成裝置
CN104064446B (zh) 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置
US9972500B2 (en) Method of manufacturing semiconductor device
US10910217B2 (en) Method for manufacturing semiconductor device, non-transitory computer-readable recording medium, and substrate processing apparatus
JP4916257B2 (ja) 酸化膜の形成方法、酸化膜の形成装置及びプログラム
JP2007019145A (ja) シリコン酸窒化膜の形成方法、シリコン酸窒化膜の形成装置及びプログラム
US20160376699A1 (en) Substrate processing apparatus, and storage medium
JP5897617B2 (ja) 基板処理装置及び半導体装置の製造方法
JP2012004542A (ja) シリコン膜の形成方法およびその形成装置
JP5971870B2 (ja) 基板処理装置、半導体装置の製造方法及び記録媒体
CN108130523A (zh) 半导体器件的制造方法及记录介质
JP2017005016A (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP2015092630A (ja) シリコン膜の形成方法およびその形成装置
JP2019029582A (ja) タングステン膜上へシリコン酸化膜を形成する方法および装置
JP2009094384A (ja) ガス供給装置及び薄膜形成装置
US9472393B2 (en) Method and apparatus for forming silicon oxide film
JP2013197421A (ja) 基板処理装置
JP2016178224A (ja) シリコン窒化膜の形成方法、および、シリコン窒化膜の形成装置
US20210207268A1 (en) Substrate processing apparatus, method of manufacturing semiconductor device and non-transitory computer-readable recording medium
JP2014013837A (ja) シリコン酸化膜の形成方法およびその形成装置
JP5658118B2 (ja) シリコン酸化膜の形成方法およびその形成装置
WO2019039127A1 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP2013197207A (ja) 基板処理装置
JP5922542B2 (ja) 積層膜の形成方法およびその形成装置
JP2014011234A (ja) シリコン酸化膜の形成方法およびその形成装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171128