CN102362336B - 半导体衬底、半导体装置以及半导体衬底的制造方法 - Google Patents

半导体衬底、半导体装置以及半导体衬底的制造方法 Download PDF

Info

Publication number
CN102362336B
CN102362336B CN201080013387.4A CN201080013387A CN102362336B CN 102362336 B CN102362336 B CN 102362336B CN 201080013387 A CN201080013387 A CN 201080013387A CN 102362336 B CN102362336 B CN 102362336B
Authority
CN
China
Prior art keywords
epitaxial loayer
semiconductor substrate
dopant gas
forms
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080013387.4A
Other languages
English (en)
Other versions
CN102362336A (zh
Inventor
野上彰二
五东仁
柴田巧
山本刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp, Denso Corp filed Critical Sumco Corp
Publication of CN102362336A publication Critical patent/CN102362336A/zh
Application granted granted Critical
Publication of CN102362336B publication Critical patent/CN102362336B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

提供一种容易获得所希望的电特性的半导体衬底、半导体装置和半导体衬底的制造方法。半导体衬底的制造方法具备：形成第1外延层11的第1外延层形成工序（S1）；在第1外延层形成沟槽的沟槽形成工序（S2）；以及外延层形成工序（S3、S4、S5），在第1外延层和沟槽内，使用包含不同的生长速度的多个生长条件，以掩埋沟槽内的方式形成外延层，使在多个生长条件的每一个中掺入到外延层中的掺杂物浓度为固定。

Description

半导体衬底、半导体装置以及半导体衬底的制造方法
技术领域
本发明涉及半导体衬底、半导体装置以及半导体衬底的制造方法。
背景技术
历来，在功率电子学领域中，功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）作为具有高速切换功能的切换元件而被使用。作为功率MOSFET的构造的一个例子，举出超级结（super junction）构造。
超级结构造是在连接源极和漏极的导电层中，交替地形成有n型层和p型层的构造。在超级结构造中，在n型层和p型层的界面形成耗尽层。因此，源极和漏极之间的电场不仅在从源极朝向漏极的方向，而且也在从n型层朝向p型层的方向中形成，因此源极和漏极之间的电场不集中于导电层的特定的部分中。因此，超级结构造能够获得高耐电压性能。
作为在形成这样的超级结构造时使用的半导体衬底的制造方法，提出了在外延层形成沟槽，在形成的沟槽内形成多个外延层的方法（例如，参照专利文献1和2）。
现有技术文献
专利文献
专利文献1：日本特开2005-294711号公报；
专利文献2：日本特开2005-317905号公报。
发明内容
发明要解决的问题
可是，在专利文献1和2中记载的方法中，由于在形成外延层时的温度进行变化，所以形成的外延层各自的掺杂物浓度也变化，有时不能获得所希望的电特性（例如，电阻率）。
本发明的目的在于提供一种容易获得所希望的电特性的半导体衬底、半导体装置和半导体衬底的制造方法。
用于解决课题的方案
（1）本发明的半导体衬底的制造方法，其中，具备：第1外延层形成工序，在第1导电型的半导体衬底导入所述第1导电型的掺杂物气体而形成第1外延层；沟槽形成工序，在所述第1外延层形成沟槽；以及外延层形成工序，在所述第1外延层和所述沟槽内，使用包含不同的生长速度的多个生长条件，以掩埋所述沟槽内的方式形成与所述第1导电型不同的第2导电型的外延层，使在所述多个生长条件的每一个中掺入到所述外延层中的所述第2导电型的掺杂物浓度为固定。
（2）优选所述多个生长条件包含所述外延层的生长温度，所述生长速度通过使所述外延层的生长温度变动而进行变化。
（3）优选所述多个生长条件包含导入到所述外延层和所述沟槽内的所述第2导电型的掺杂物气体的流量，所述生长速度通过使原料气体的流量变动而进行变化。
（4）本发明的半导体衬底的制造方法，其中，具备：第1外延层形成工序，在第1导电型的半导体衬底导入所述第1导电型的掺杂物气体而形成第1外延层；沟槽形成工序，在所述第1外延层形成沟槽；第2外延层形成工序，在所述第1外延层和所述沟槽内，在规定的第1温度的气氛中，以规定的第1掺杂物气体流量导入与所述第1导电型不同的第2导电型的掺杂物气体，形成第2外延层；第3外延层形成工序，在所述第2外延层，在与所述第1温度相比温度低的第2温度的气氛中，以比所述第1掺杂物气体流量多的第2掺杂物气体流量导入所述第2导电型的掺杂物气体并以掩埋所述沟槽内的方式形成第3外延层；以及第4外延层形成工序，在所述第2外延层和所述第3外延层，在与所述第2温度相比温度高的第3温度的气氛中，以比所述第2掺杂物气体流量少的第3掺杂物气体流量导入所述第2导电型的掺杂物气体，形成第4外延层。
（5）本发明的半导体衬底的制造方法，其中，具备：第1外延层形成工序，在第1导电型的半导体衬底导入所述第1导电型的掺杂物气体而形成第1外延层；沟槽形成工序，在所述第1外延层形成沟槽；第2外延层形成工序，在所述第1外延层和所述沟槽内，在规定的第1温度的气氛中，以规定的第1掺杂物气体流量导入与所述第1导电型不同的第2导电型的掺杂物气体，形成第2外延层；以及第3外延层形成工序，在所述第2外延层，在与所述第1温度相比温度低的第2温度的气氛中，以比所述第1掺杂物气体流量多的第2掺杂物气体流量导入所述第2导电型的掺杂物气体并以掩埋所述沟槽内的方式形成第3外延层。
（6）本发明的半导体衬底的制造方法，其中，具备：第1外延层形成工序，在第1导电型的半导体衬底导入所述第1导电型的掺杂物气体而形成第1外延层；沟槽形成工序，在所述第1外延层形成沟槽；第2外延层形成工序，在所述第1外延层和所述沟槽内，在规定的第1温度的气氛中，以规定的第1掺杂物气体流量导入与所述第1导电型不同的第2导电型的掺杂物气体，形成第2外延层；以及第3外延层形成工序，在所述第2外延层，在与所述第1温度相比温度高的第2温度的气氛中，以比所述第1掺杂物气体流量少的第2掺杂物气体流量导入所述第2导电型的掺杂物气体并以掩埋所述沟槽内的方式形成第3外延层。
（7） 优选所述第2外延层、所述第3外延层以及所述第4外延层的掺杂物量通过使所述第2导电型的掺杂物气体的流量变动而进行变化。
（8） 优选所述第2外延层、所述第3外延层以及所述第4外延层的掺杂物量通过使用所述第2导电型的掺杂物气体的浓度不同的多个气罐而进行变化。
（9） 优选所述第2外延层、所述第3外延层以及所述第4外延层中的1个或多个通过在所述气氛中同时供给原料气体和卤化物气体而形成。
（10） 优选所述第2外延层、所述第3外延层以及所述第4外延层的掺杂物量实质上是相同的。
（11） 优选在所述第3外延层形成工序中，相对于所述第2外延层形成工序和所述第4外延层形成工序，所述气氛中的卤化物气体的流量多。
（12） 本发明的半导体衬底是通过上述半导体衬底的制造方法而制造的半导体衬底。
（13） 本发明的半导体装置是使用使上述半导体衬底的半导体装置。
发明的效果
根据本发明，能够提供一种容易获得所希望的电特性的半导体衬底、半导体装置和半导体衬底的制造方法。
附图说明
图1是示意地表示本发明的半导体衬底的一个实施方式的局部剖面图。
图2是表示本发明的半导体衬底的制造方法的一个实施方式的流程图。
图3A是依次表示在图2所示的半导体衬底的制造方法中半导体衬底1的剖面的变化的局部剖面图。
图3B是依次表示在图2所示的半导体衬底的制造方法中半导体衬底1的剖面的变化的局部剖面图。
图3C是依次表示在图2所示的半导体衬底的制造方法中半导体衬底1的剖面的变化的局部剖面图。
图3D是依次表示在图2所示的半导体衬底的制造方法中半导体衬底1的剖面的变化的局部剖面图。
图3E是依次表示在图2所示的半导体衬底的制造方法中半导体衬底1的剖面的变化的局部剖面图。
图4是示意地表示本发明的半导体装置的一个实施方式的局部剖面图。
图5是示意地表示本发明的半导体装置的另一个实施方式的局部剖面图。
具体实施方式
针对本发明的半导体衬底，一边参照附图一边进行说明。图1是示意地表示本发明的半导体衬底的一个实施方式的局部剖面图。
如图1所示，在本实施方式的半导体衬底1中，在硅衬底10上形成有第1外延层11，在第1外延层11有形成多个沟槽12。而且，在沟槽12内依次形成有第2外延层13、第3外延层14和第4外延层15。此外，第4外延层15也在第1外延层11上形成。
硅衬底10是在单晶硅中导入有高浓度的n型掺杂物的n+型的硅衬底。
第1外延层11在硅衬底10上形成。第1外延层11是导入有比硅衬底10浓度低的n型掺杂物的n型硅的外延层。
在第1外延层11形成有多个沟槽12。沟槽12的底面是硅衬底10的主表面。此外，沟槽12是大致四角柱形状。此外，沟槽12的侧面是第1外延层11的内侧面。
第2外延层13在第1外延层11的主表面和沟槽12内形成。此外，第2外延层13是导入有p型的掺杂物的p型硅的外延层。
第3外延层14在第2外延层13上形成。此外，第2外延层13是导入有p型的掺杂物的p型硅的外延层。沟槽12的将一部分残留之外的大致整体通过第2外延层13和第3外延层14掩埋。
第4外延层15在形成于第1外延层11的主表面的第2外延层13的主表面和第3外延层14的主表面、以及沟槽12的没有被掩埋的残留的一部分形成。此外，第4外延层15是导入有p型的掺杂物的p型硅的外延层。
在这里，第1外延层11由导入有P（磷）、As（砷）、Sb（锑）等的掺杂物的n型外延层构成。此外，第2外延层13、第3外延层14和第4外延层15由导入有B（硼）、Ga（镓）、In（铟）等的掺杂物的p型的外延层构成。
第2外延层13、第3外延层14和第4外延层15的导电型是与第1外延层11不同的导电型。“不同的导电型”指的是相对于n型是p型，或相对于p型是n型。因此，如果例如第1外延层11是n型的话，第2外延层13、第3外延层14和第4外延层15是p型。
像这样，半导体衬底1具有在硅衬底10上交替地形成有n型的第1外延层11、p型的第2外延层13、第3外延层14和第4外延层15的超级结构造。
在这里，当将第1外延层11的宽度设为H1（μm）、将第2外延层13、第3外延层14和第4外延层15的宽度设为H2（μm）、将第1外延层11的载流子浓度设为C1（cm-3）、将第2外延层13、第3外延层14和第4外延层15的载流子浓度设为C2（cm-3）时，第1外延层11的宽度H1或第2外延层13、第3外延层14以及第4外延层15的宽度H2的任一方或双方以满足C1×H1=C2×H2的关系的方式形成。因此，在第1外延层11中包含的掺杂物量和在2外延层13、第3外延层14以及第4外延层15中包含的掺杂物量变得大致相同。因此，从通过n型的第1外延层11和p型的第2外延层13、第3外延层14以及第4外延层15形成的pn结生成耗尽层，漂移区域被完全耗尽化，能够维持耐电压性能。
接着，针对本实施方式的半导体衬底的制造方法，一边参照图2和图3一边进行说明。图2是表示本发明的半导体衬底的制造方法的一个实施方式的流程图。图3A~图3E是依次表示在图2所示的半导体衬底的制造方法中半导体衬底1的变化的局部剖面图。
如图2所示，本实施方式的半导体衬底的制造方法具备：第1外延层形成工序S1、沟槽形成工序S2、第2外延层形成工序S3、第3外延层形成工序S4、第4外延层形成工序S5。以下，针对各工序（S1~S5），适宜地参照图3进行说明。
（S1）第1外延层形成工序
如图3A所示，在n+型的硅衬底10上，一边供给原料气体，一边导入n型的掺杂物气体，在包含这些原料气体和掺杂物气体的气氛中，形成第1外延层11。
在这里，作为原料气体（硅气体源），例示SiH4（单硅烷）、乙硅烷（Si2H6）、SiH2Cl2（二氯甲硅烷）、SiHCl3（三氯硅烷）、SiCl4（四氯化硅）等。
作为掺杂物气体，在形成n型的外延层的情况下，例示含有作为n型的掺杂物的磷（P）的磷化氢（PH3）、砷化氢（AsH3）。另一方面，在形成p型的外延层的情况下，例示含有作为p型的掺杂物的硼（B）的乙硼烷（B2H6）、三氯化硼（BCl3）。再有，关于原料气体和掺杂物气体，在后述的第2外延层形成工序S3、第3外延层形成工序S4以及第4外延层形成工序S5中也是同样的。
此外，作为形成第1外延层11、第2外延层13、第3外延层14和第4外延层15的方法，并不特别限定，例如优选使用化学气相沉积法（CVD）、物理气相沉积法（PVD）、分子束外延法（MBE）等。
（S2）沟槽形成工序
如图3B所示，在通过第1外延层形成工序S1形成的第1外延层11上的规定位置，使用光刻法形成抗蚀剂图案。然后，将第1外延层11中的没有形成抗蚀剂图案的区域例如通过反应性离子蚀刻法进行蚀刻，形成沟槽12。然后，通过除去抗蚀剂图案，从而获得图3B所示的沟槽12。
（S3）第2外延层形成工序
如图3C所示，在经过沟槽形成工序S2之后，在第1外延层11和沟槽12内，一边供给原料气体和卤化物气体，一边导入p型的掺杂物气体，在包含这些原料气体、卤化物气体和掺杂物气体的气氛中，形成第2外延层13。包含原料气体、卤化物气体和掺杂物气体的气氛中的温度优选是大约950~1000°C（规定的第1温度），掺杂物气体的流量（规定的第1掺杂物气体流量）优选是100~300sccm（Standard Cubic Centimeter per Minute，标况毫升每分）。进而，第2外延层13的掺杂物量（第1掺杂物量）优选是1×1015~1×1017（cm-3）。
在本实施方式中，掺杂物量是在将掺杂物气体掺入外延层内之前，通过掺杂物气体的流量和掺杂物气体的浓度规定的值，是在将掺杂物气体掺入外延层之后，通过外延层的晶格中的掺杂物原子的密度规定的值。
作为卤化物气体，例如例示HCl（氯化氢）、Cl2（氢气）、F2（氟气）、ClF3（三氟化氯）、HF（氟化氢）、HBr（溴化氢）等。再有，关于卤化物气体，在后述的第3外延层形成工序S4以及第4外延层形成工序S5中也是同样的。
而且，在供给原料气体和卤化物气体的情况下，卤化物气体作为沟槽12内的蚀刻气体而发挥功能。由于卤化物气体对沟槽12的底面部的蚀刻速度比沟槽12的开口部的蚀刻速度慢，所以对于外延层的形成速度来说，底面部比沟槽12的开口部快。因此，能够抑制在形成于沟槽12内的第2外延层13产生空洞。
（S4）第3外延层形成工序
如图3D所示，在经过第2沟槽形成工序S3之后，在第2外延层13上，一边供给原料气体和卤化物气体，一边导入p型的掺杂物气体，在包含这些原料气体、卤化物气体和掺杂物气体的气氛中，以掩埋沟槽12内的方式形成第3外延层14。这时，第3外延层14也在第2外延层13上的沟槽12以外的部分中形成。包含原料气体、卤化物气体和掺杂物气体的气氛中的温度是与第2外延层形成工序S3中的气氛中的温度相比温度低的大约900~950°C（第2温度）。此外，p型的掺杂物气体的流量（第2掺杂物气体流量）是与第2外延层形成工序S3中的p型掺杂物气体的流量相比流量多的110~360sccm。进而，第3外延层14的掺杂物量（第2掺杂物量）优选是1×1015~1×1017（cm-3）。
再有，优选第2外延层形成工序S3中的气氛中的温度和第3外延层形成工序S4中的气氛中的温度的差是10°C以上，更优选是50°C以上。
此外 ，优选第2外延层形成工序S3中的p型的掺杂物气体的流量和第3外延层形成工序S4中的p型的掺杂物气体的流量的差是5sccm以上，更优选30sccm以上。
通过经过第3外延层形成工序S4，沟槽12的将一部分残留之外的大致整体通过第2外延层13和第3外延层14掩埋。在这里，第3外延层形成工序S4中的气氛中的温度与第2外延层形成工序S3中的气氛中的温度相比温度低。因此，能够抑制在第3外延层14中产生空洞、结晶缺陷。
（S5）第4外延层形成工序
如图3E所示，在经过第3外延层形成工序S4之后，在第2外延层13和第3外延层14上，一边供给原料气体和卤化物气体，一边导入p型的掺杂物气体，在包含这些原料气体、卤化物气体和掺杂物气体的气氛中，形成第4外延层15。包含原料气体、卤化物气体和掺杂物气体的气氛中的温度是与第2外延层形成工序S3中的气氛中的温度相比温度高的大约950~1000℃（第3温度）。此外，p型的掺杂物气体的流量（第3掺杂物气体流量）是与第3外延层形成工序S4中的p型掺杂物气体的流量相比流量少的100~300sccm。进而，第4外延层15的掺杂物量（第3掺杂物量）优选是1×1015~1×1017（cm-3）。
再有，优选第4外延层形成工序S5中的气氛中的温度与第3外延层形成工序S4中的气氛中的温度的差是10°C以上，更优选是50°C以上。
此外 ，优选第4外延层形成工序S5中的p型的掺杂物气体的流量与第3外延层形成工序S4中的p型的掺杂物气体的流量的差是5sccm以上，更优选30sccm以上。
此外，在上述的实施方式中，硅衬底10和第1外延层11的导电型是n型，第2外延层13、第3外延层14以及第4外延层15的导电型是p型，但本发明并不被限制于此。例如，硅衬底10和第1外延层11的导电型是p型，第2外延层13、第3外延层14以及第4外延层15的导电型是n型也可。
在该情况下，第3外延层形成工序S4中的n型掺杂物气体的流量与第2外延层形成工序S3中的n型掺杂物气体的流量相比变少。此外，第4外延层形成工序S5中的n型掺杂物气体的流量与第3外延层形成工序S4中的n型掺杂物气体的流量相比变多。
如上所述，在本实施方式的半导体衬底的制造方法中，在第1外延层11和沟槽12内，使用包含不同的生长速度的多个生长条件，以掩埋沟槽12内的方式形成p型的第2外延层13、第3外延层14以及第4外延层15。在该情况下，在本实施方式的半导体衬底的制造方法中，使在多个生长条件的每一个中掺入到第2外延层13、第3外延层14以及第4外延层15中的p型的掺杂物浓度为固定。
在这里，多个生长条件包含第2外延层13、第3外延层14以及第4外延层15的生长温度。上述的生长速度通过使第2外延层13、第3外延层14以及第4外延层15的生长温度变动从而变化。
此外，多个生长条件包含对沟槽12内、第2外延层13、第3外延层14以及第4外延层15导入的p型掺杂物气体的流量也可。在该情况下，生长速度通过使原料气体（硅气体源）的流量变动从而变化。
具体地，第2外延层形成工序S3和第4外延层形成工序S5中的温度（大约950~1000°C）是比第3外延层形成工序S4的温度（大约900~950°C）高的温度。因此，由于在第2外延层形成工序S3和第4外延层形成工序S5中，形成第2外延层13和第4外延层15的速度变快，所以能够使生产量提高。
此外，由于第2外延层形成工序S3和第4外延层形成工序S5的气氛中的温度（大约950~1000°C）是比第3外延层形成工序S4的气氛中的温度（大约900~950°C）高的温度，所以有第3外延层14的掺杂物浓度比第2外延层13以及第4外延层15的掺杂物浓度变低的倾向。由此，为了抑制掺杂物浓度的变动，第3外延层形成工序S4中的掺杂物气体的流量与第2外延层形成工序S3和第4外延层形成工序S5中的掺杂物气体的流量相比变多。
此外，优选第2外延层13、第3外延层14以及第4外延层15中的1个或多个通过在气氛中同时供给原料气体和卤化物气体而形成。具体地，例如第2外延层13和第3外延层14通过在第2外延层形成工序S3和第3外延层形成工序S4的气氛中同时供给原料气体和卤化物气体而形成。
此外，更优选在第3外延层形成工序S4中，相对于第2外延层形成工序S3和第4外延层形成工序S5，气氛中的卤化物气体的流量多。
而且，优选第2外延层13、第3外延层14和第4外延层15的掺杂物浓度或掺杂物量实质上相同。再有，掺杂物浓度实质上相同，指的是掺杂物浓度的差在±5%以内。
根据本实施方式的半导体衬底的制造方法，例如获得以下的效果。
本实施方式的半导体衬底的制造方法具备：形成第1外延层11的第1外延层形成工序S1；在第1外延层形成沟槽的沟槽形成工序S2；在第1外延层11和沟槽12内形成第2外延层13的第2外延层形成工序S3；在第2外延层13形成第3外延层14的第3外延层形成工序S4；在第2外延层和第3外延层形成第4外延层的第4外延层形成工序S5。
而且，第2外延层形成工序S3和第4外延层形成工序S5的气氛中的温度是比第3外延层形成工序S4的气氛中的温度高的温度，第3外延层形成工序S4中的掺杂物气体的流量与第2外延层形成工序S3和第4外延层形成工序S5中的掺杂物气体的流量相比变多。
由此，能够使第2外延层13、第3外延层14以及第4外延层15各自的掺杂物浓度实质上相同，因此例如在进行半导体衬底1的电阻率测定的情况下，第2外延层13、第3外延层14以及第4外延层15各自的电阻率变得实质上相同。也就是说，根据本实施方式的半导体衬底的制造方法，能够获得所希望的电特性。因此，例如使用本实施方式的具有第2外延层13、第3外延层14以及第4外延层15的半导体衬底1制造的功率MOSFET（参照图4或图5）能够获得耐电压性能、导通电阻等的所希望的电特性。
再有，半导体衬底的制造方法在使原料气体和/或卤化物气体的流量变化的情况下，也能够获得与上述的效果同样的效果。
此外，在上述的实施方式中，在第2外延层形成工序S3、第3外延层形成工序S4和第4外延层形成工序S5中，将生长温度以3个阶段进行变更，但本发明并不被限制于此。
例如，本发明的半导体衬底的制造方法以2个阶段变更沟槽12内的外延层的生长温度也可。在以2个阶段变更生长温度的情况下，例如能够将外延层的生长温度从大约950~1000°变更到大约900~950°C，或从大约900~950°C变更到大约950~1000°C。
即，本发明的半导体衬底的制造方法也可以具备：第1外延层形成工序S1、沟槽形成工序S2、第2外延层形成工序S3、第3外延层形成工序S4。
在该情况下，在第2外延层形成工序S3中，p型的第2外延层13通过在n型的第1外延层11和沟槽12内，在大约950~1000°C的气氛中，以第1掺杂物气体流量导入p型的掺杂物气体而形成。
此外，在第3外延层形成工序S4中，p型的第3外延层14通过在第2外延层13，在大约900~950℃的气氛中，以比第1掺杂物气体流量多的第2掺杂物量导入p型的掺杂物气体并以掩埋沟槽12内的方式而形成。
或者，在第1外延层11是p型，第2外延层13和第3外延层14是n型的情况下，在第2外延层形成工序S3中，第2外延层13通过在大约950~1000°C的气氛中，在第1外延层11和沟槽12内，以第1掺杂物气体流量导入n型的掺杂物气体而形成。
此外，在第3外延层形成工序S4中，n型的第3外延层14通过在大约900~950℃的气氛中，在第2外延层13，以比第1掺杂物气体流量少的第2掺杂物量导入n型的掺杂物气体并以掩埋沟槽12内的方式而形成。
像这样，在第2外延层形成工序S3中，第2外延层3在大约950~1000°C的气氛中形成。在第3外延层形成工序S4中，第3外延层14在与第2外延层13相比生长温度低的大约900~950℃的气氛中形成。在该情况下，不形成第4外延层15，以掩埋沟槽12内的方式形成第2外延层13和第3外延层14。
进而，在第2外延层形成工序S3中，第2外延层13通过在第1外延层11和沟槽12内，在大约900~950℃的气氛中，以第1掺杂物气体流量导入p型的掺杂物气体而形成也可。
此外，在第3外延层形成工序S4中，第3外延层14通过在第2外延层13，在大约950~1000℃的气氛中，以比第1掺杂物气体流量多的第2掺杂物气体流量导入p型的掺杂物气体并以掩埋沟槽12内的方式而形成也可。在该情况下，也不形成第4外延层15，以掩埋沟槽12内的方式形成第2外延层13和第3外延层14。
在第1外延层11是p型，第2外延层13和第3外延层14是n型的情况下，在第2外延层形成工序S3中，第2外延层13通过在大约900~950℃的气氛中，在第1外延层11和沟槽12内，以第1掺杂物气体流量导入n型的掺杂物气体而形成也可。
此外，在第3外延层形成工序S4中，第3外延层14通过在大约950~1000℃的气氛中，在第2外延层13，以比第1掺杂物气体流量少的第2掺杂物气体流量导入n型的掺杂物气体并以掩埋沟槽12内的方式而形成也可。在该情况下，也不形成第4外延层15，以掩埋沟槽12内的方式形成第2外延层13和第3外延层14。
在这里，上述的第2外延层13的第1掺杂物量、第3外延层14的第2掺杂物量以及第4外延层15的第3掺杂物量通过使p型或n型的掺杂物气体的流量变动而进行变化。进而，第1掺杂物量、第2掺杂物量以及第3掺杂物量通过使用p型或n型的掺杂物气体的浓度不同的多个气罐而进行变化。
此外，如上述那样，本发明的半导体衬底的制造方法不以2个阶段或3个阶段使生长温度进行变更，而以4个阶段以上进行变更也可，进而，一边使生长温度连续地变化一边在沟槽12内形成外延层也可。
此外，在上述的实施方式的半导体衬底的制造方法中，仅使生长温度变化，但本发明并不被限制于此。例如，在半导体衬底的制造方法中，使原料气体和/或卤化物气体的流量变化也可。
接着，针对作为使用本实施方式的半导体衬底1而制造的半导体装置的功率MOSFET2的结构，一边参照图4和图5一边进行说明。
图4是示意地表示本发明的半导体装置的一个实施方式的局部剖面图。图5是示意地表示本发明的半导体装置的另一个实施方式的局部剖面图。
如图4所示，N沟道的功率MOSFET2具备：硅衬底10、第1外延层11、第2外延层13、第3外延层14、第4外延层15、第5外延层16、源极区域17、欧姆接触区域18、以及沟槽绝缘栅电极19。
硅衬底10是漏极区域。第1外延层11如上述那样，是在硅衬底10上形成的n型的外延层。
第2外延层13、第3外延层14和第4外延层15是p型的外延层。第2外延层13、第3外延层14和第4外延层15在第1外延层11上和在第1外延层11以规定间隔形成的沟槽12内，与第1外延层11相互邻接而交替地形成。
第5外延层16是在第4外延层15上形成的p型的外延层。第5外延层16作为沟道形成层而发挥功能。
第5外延层16是在第4外延层15上形成的p型的外延层。第5外延层16作为沟道形成层而发挥功能。例如，第5外延层16是在将第4外延层的表面平坦化研磨之后，在第4外延层15上形成。
n型的源极区域17和p型的欧姆接触区域18在第4外延层15上形成。n型的源极区域17例如在p型的外延层通过离子注入n型的掺杂物而形成。此外，p型的欧姆接触区域18例如以p型的掺杂物的离子注入而形成。
沟槽绝缘栅电极19贯通源极区域17、第5外延层16、第4外延层15、第3外延层14和第2外延层13的一部分而形成。例如，在形成沟槽绝缘栅电极19的工序中，形成贯通源极区域17、第5外延层16、第4外延层15、第3外延层14和第2外延层13的一部分的沟槽20。在形成的沟槽20的底面和侧面，使用热氧化法、CVD法等形成绝缘膜21。而且，沟槽绝缘栅电极19由多晶硅22构成，在绝缘膜21上以掩埋沟槽20的方式形成。
这样获得的功率MOSFET2中，第2外延层13、第3外延层14和第4外延层15中的掺杂物量在第2外延层13、第3外延层14和第4外延层15的整体中是固定的。
此外，图5所示的功率MOSFET2能够通过使图4所示的功率MOSFET2中的各结构要素的导电型反转来获得。
以上，针对本发明的半导体衬底及其制造方法进行了说明，但本发明并不被上述的实施方式限制。
例如，硅衬底10和第1外延层11的导电型是n型，第2外延层13、第3外延层14以及第4外延层15的导电型是p型，但本发明并不被限制于此。例如，硅衬底10和第1外延层11的导电型是p型，第2外延层13、第3外延层14以及第4外延层15的导电型是n型也可。
此外，在上述的本实施方式中，针对使用硅的半导体衬底进行了说明，但本发明并不被限制于此。例如，使用碳化硅（SiC）、砷化镓（GaAs）、氮化镓（GaN）等的化合物半导体也可。
[实施例]
接着，针对本发明，使用实施例更详细地进行说明。再有，该实施例并不限定本发明的范围。
[实施例1]
进行在上述的实施方式中所示的S1~S5的各工序，制造图1所示的半导体衬底1。以下，针对在形成第2外延层、第3外延层以及第4外延层时的气氛中的温度和掺杂物的流量进行表示。掺杂物使用其浓度为100ppm的乙硼烷（B2H6）气体。
形成第2外延层时的气氛中的温度是970°C，掺杂物气体的流量是220sccm。此外，形成第3外延层时的气氛中的温度是950℃，掺杂物气体的流量是250sccm。此外，形成第4外延层时的气氛中的温度是980℃，掺杂物气体的流量是210sccm。
而且，通过S1~S5的各工序获得的半导体衬底1通过扩展电阻测定装置进行电阻率的测定，评价了电特性。在实施例1中，电阻率的厚度方向的分布的变动（例如最大值-最小值）是±2%以下。
[比较例1]
与实施例1相比，将第3外延层形成工序S4中的气氛中的掺杂物气体的流量设为220sccm。除此之外与实施例1相同。
在比较例1中，电阻率的厚度方向的分布的变动是±11%。
根据实施例1和比较例1的结果，例如可知以下内容。
与比较例1相比，在实施例1中，电阻率的厚度方向的分布均匀。也就是说，第2外延层、第3外延层和第4外延层各自的掺杂物浓度的变化少，实质上相同。因此，可知实施例1能够获得适于具有超级结构造的MOSFET的制造的电特性。
附图标记说明
1 半导体衬底；
10 硅衬底；
11 第1外延层；
12 沟槽；
13 第2外延层（外延层）；
14 第3外延层（外延层）；
15 第4外延层（外延层）；
S1 第1外延层形成工序；
S2 沟槽形成工序；
S3 第2外延层形成工序（外延层形成工序）；
S4 第3外延层形成工序（外延层形成工序）；
S5 第4外延层形成工序（外延层形成工序）。

Claims (9)

1.一种半导体衬底的制造方法，其特征在于，具备：
第1外延层形成工序，在第1导电型的半导体衬底导入所述第1导电型的掺杂物气体而形成第1外延层；
沟槽形成工序，在所述第1外延层形成沟槽；
第2外延层形成工序，在所述第1外延层和所述沟槽内，在规定的第1温度的气氛中，以规定的第1掺杂物气体流量导入与所述第1导电型不同的第2导电型的掺杂物气体，形成第2外延层；
第3外延层形成工序，在所述第2外延层，在与所述第1温度相比温度低的第2温度的气氛中，以比所述第1掺杂物气体流量多的第2掺杂物气体流量导入所述第2导电型的掺杂物气体并以掩埋所述沟槽内的方式形成第3外延层；以及
第4外延层形成工序，在所述第2外延层和所述第3外延层，在与所述第2温度相比温度高的第3温度的气氛中，以比所述第2掺杂物气体流量少的第3掺杂物气体流量导入所述第2导电型的掺杂物气体，形成第4外延层。
2.一种半导体衬底的制造方法，其特征在于，具备：
第1外延层形成工序，在第1导电型的半导体衬底导入所述第1导电型的掺杂物气体而形成第1外延层；
沟槽形成工序，在所述第1外延层形成沟槽；
第2外延层形成工序，在所述第1外延层和所述沟槽内，在规定的第1温度的气氛中，以规定的第1掺杂物气体流量导入与所述第1导电型不同的第2导电型的掺杂物气体，形成第2外延层；以及
第3外延层形成工序，在所述第2外延层，在与所述第1温度相比温度高的第2温度的气氛中，以比所述第1掺杂物气体流量少的第2掺杂物气体流量导入所述第2导电型的掺杂物气体并以掩埋所述沟槽内的方式形成第3外延层。
3.根据权利要求1所述的半导体衬底的制造方法，其特征在于，所述第2外延层、所述第3外延层以及所述第4外延层的掺杂物量通过使所述第2导电型的掺杂物气体的流量变动而进行变化。
4.根据权利要求1所述的半导体衬底的制造方法，其特征在于，所述第2外延层、所述第3外延层以及所述第4外延层的掺杂物量通过使用所述第2导电型的掺杂物气体的浓度不同的多个气罐而进行变化。
5.根据权利要求1所述的半导体衬底的制造方法，其特征在于，所述第2外延层、所述第3外延层以及所述第4外延层中的1个或多个通过在所述气氛中同时供给原料气体和卤化物气体而形成。
6.根据权利要求1所述的半导体衬底的制造方法，其特征在于，所述第2外延层、所述第3外延层以及所述第4外延层的掺杂物量实质上是相同的。
7.根据权利要求1所述的半导体衬底的制造方法，其特征在于，在所述第3外延层形成工序中，相对于所述第2外延层形成工序和所述第4外延层形成工序，所述气氛中的卤化物气体的流量多。
8.一种半导体衬底，通过权利要求1所述的半导体衬底的制造方法而制造。
9.一种半导体装置，使用权利要求8所述的半导体衬底。
CN201080013387.4A 2009-03-26 2010-03-25 半导体衬底、半导体装置以及半导体衬底的制造方法 Active CN102362336B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009076472 2009-03-26
JP2009-076472 2009-03-26
PCT/JP2010/002152 WO2010109892A1 (ja) 2009-03-26 2010-03-25 半導体基板、半導体装置及び半導体基板の製造方法

Publications (2)

Publication Number Publication Date
CN102362336A CN102362336A (zh) 2012-02-22
CN102362336B true CN102362336B (zh) 2014-03-12

Family

ID=42780588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080013387.4A Active CN102362336B (zh) 2009-03-26 2010-03-25 半导体衬底、半导体装置以及半导体衬底的制造方法

Country Status (5)

Country Link
US (1) US8501598B2 (zh)
EP (1) EP2413348B1 (zh)
JP (1) JP5636203B2 (zh)
CN (1) CN102362336B (zh)
WO (1) WO2010109892A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5706674B2 (ja) * 2010-11-24 2015-04-22 セイコーインスツル株式会社 定電流回路及び基準電圧回路
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2015162492A (ja) * 2014-02-26 2015-09-07 豊田合成株式会社 半導体装置の製造方法
JP6150075B2 (ja) * 2014-05-01 2017-06-21 信越半導体株式会社 エピタキシャルウェーハの製造方法
EP3391417A1 (en) 2015-12-15 2018-10-24 General Electric Company Edge termination designs for silicon carbide super-junction power devices
CN106876463A (zh) * 2016-12-28 2017-06-20 全球能源互联网研究院 一种超结碳化硅器件及其制备方法
JP6857351B2 (ja) * 2017-02-28 2021-04-14 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7089329B2 (ja) * 2018-11-13 2022-06-22 株式会社豊田中央研究所 半導体装置とその製造方法
JP7077252B2 (ja) * 2019-02-27 2022-05-30 株式会社東芝 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691284A (zh) * 2004-03-31 2005-11-02 株式会社电装 半导体器件的制造方法
CN1949461A (zh) * 2005-09-29 2007-04-18 株式会社电装 用于制造半导体器件的方法以及外延生长装置
CN1971851A (zh) * 2005-09-29 2007-05-30 株式会社电装 半导体器件、其制造方法及其评估方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4773716B2 (ja) 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法
JP3961503B2 (ja) * 2004-04-05 2007-08-22 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
US7811907B2 (en) * 2005-09-29 2010-10-12 Denso Corporation Method for manufacturing semiconductor device and epitaxial growth equipment
CN101461066A (zh) * 2006-04-11 2009-06-17 意法半导体股份有限公司 用于制造半导体功率器件的工艺及相应器件
JP5217257B2 (ja) * 2007-06-06 2013-06-19 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691284A (zh) * 2004-03-31 2005-11-02 株式会社电装 半导体器件的制造方法
CN1949461A (zh) * 2005-09-29 2007-04-18 株式会社电装 用于制造半导体器件的方法以及外延生长装置
CN1971851A (zh) * 2005-09-29 2007-05-30 株式会社电装 半导体器件、其制造方法及其评估方法

Also Published As

Publication number Publication date
US8501598B2 (en) 2013-08-06
JP2010251737A (ja) 2010-11-04
EP2413348A1 (en) 2012-02-01
US20120032312A1 (en) 2012-02-09
JP5636203B2 (ja) 2014-12-03
WO2010109892A1 (ja) 2010-09-30
CN102362336A (zh) 2012-02-22
EP2413348A4 (en) 2014-02-26
EP2413348B1 (en) 2020-11-18

Similar Documents

Publication Publication Date Title
CN102362336B (zh) 半导体衬底、半导体装置以及半导体衬底的制造方法
US10446393B2 (en) Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
CN101483136B (zh) 选择性沉积重掺杂外延硅锗的方法
CN104185895B (zh) 外延掺杂的锗锡合金的形成方法
CN102176411B (zh) 在硅外延薄膜形成时使用氯气和/或氯化氢
US8685845B2 (en) Epitaxial growth of silicon doped with carbon and phosphorus using hydrogen carrier gas
US8779423B2 (en) Semiconductor structures and fabrication methods including trench filling
US6495294B1 (en) Method for manufacturing semiconductor substrate having an epitaxial film in the trench
CN100511587C (zh) 使用选择沉积工艺制造mosfet器件的方法
JP5217257B2 (ja) 半導体装置およびその製造方法
CN100565803C (zh) 用于制造半导体器件的方法以及外延生长装置
CN104576389B (zh) 鳍式场效应管及其制作方法
KR20130135087A (ko) 에피택셜 트렌치 필의 도펀트 프로파일 제어를 위한 방법 및 구조체
US10205002B2 (en) Method of epitaxial growth shape control for CMOS applications
US7364980B2 (en) Manufacturing method of semiconductor substrate
KR20100018073A (ko) 반도체 기판의 제조 방법
KR100838146B1 (ko) 반도체 기판 및 그 제조 방법
US7687804B2 (en) Method for fabricating a semiconductor structures and structures thereof
US20240006176A1 (en) Method of forming p-type doped silicon-germanium layers and system for forming same
CN103094107B (zh) 一种深沟槽的硅外延填充方法
CN106960792A (zh) Nmos晶体管及其形成方法
TW202414540A (zh) 形成ｐ型摻雜矽鍺層之方法、使用此方法形成源極區及汲極區中之一或多者的方法、包含使用此方法形成源極區及汲極區中之一或多者的結構

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210315

Address after: Tokyo, Japan

Patentee after: Sheng Gao Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Sheng Gao Co.,Ltd.

Patentee before: DENSO Corp.

TR01 Transfer of patent right